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請大家看看這段代碼哪出錯了 |
| 作者：maguofeng0 欄目：EDA技術 |
library ieee; use ieee. std_logic_1164.all; entity bidir_bus is PORT( a,b:inout std_logic_vector(7 downto 0); en:in std_logic; dr:in std_logic ); end bidir_bus; architecture behavier of bidir_bus is begin PROCESS(a,b,en,dr) begin if en='1' and dr='1' then b<=a; elsif en='1' and dr='1' then a<=b; elsif en='0' and dr='1' then b<="zzzzzzzz"; else a<="zzzzzzzz"; end if; end PROCESS; end behavier; |
| 2樓： | >>參與討論 |
| 作者： girllingli 于 2006/4/16 19:16:00 發(fā)布：
邏輯是不是有些錯了! 從語言編譯上沒有問題,不過邏輯是不是有些錯了? if en='1' and dr='1' then b<=a; elsif en='1' and dr='1' then a<=b; 不明白! |
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| 3樓： | >>參與討論 |
| 作者： 吳明詩 于 2006/4/17 15:53:00 發(fā)布：
同上 |
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| 4樓： | >>參與討論 |
| 作者： maguofeng0 于 2006/4/17 19:00:00 發(fā)布：
我知道了 是邏輯錯了,if en='1' and dr='1' then b<=a; elsif en='1' and dr='0' then a<=b; 應該是這樣的:)謝謝了 |
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