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提高bandgap電源抑制，圖有鏈接 |
| 作者：王子風(fēng) 欄目：IC設(shè)計(jì) |
圖咧？ |
| 2樓： | >>參與討論 |
| 作者： sheepyang 于 2006/4/12 10:37:00 發(fā)布：
上傳圖
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| 3樓： | >>參與討論 |
| 作者： look&think 于 2006/4/13 15:42:00 發(fā)布：
試著分析一下 1.5V下，是不是運(yùn)放已經(jīng)工作得不好了？按說(shuō)這個(gè)電路的PSRR還是比較好的。還有一個(gè)可能是運(yùn)放的共模抑制比差。 另外，1.5V下面電源抑制比只有40dB，這里是指的DC（頻率為0）的地方吧，一般在中頻段會(huì)有一個(gè)抑制比差的地方。 放大器增益55dB應(yīng)該也夠了，PMOS也算一級(jí)放大呢。 |
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| 4樓： | >>參與討論 |
| 作者： mosan 于 2006/4/15 14:52:00 發(fā)布：
問(wèn)一下 你的Vtn,Vtp是多少。差分對(duì)管是NMOS還是PMOS。 還有，這個(gè)電路PSRR本來(lái)就不夠好。 |
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| 5樓： | >>參與討論 |
| 作者： barb_ZW 于 2006/4/15 22:05:00 發(fā)布：
回復(fù) to mosan 用的是0.35um數(shù)字CMOS工藝 Vtn=0.53V,Vtp=0.7V,這種電路的PSRR估計(jì)應(yīng)該能到60dB的. to spjason 我的鉗位電壓設(shè)為0.3V,所以用的是PMOS做差分輸入.我準(zhǔn)備換個(gè)放大器的結(jié)構(gòu)試試. 非常感謝上面諸位的回復(fù)! |
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| 6樓： | >>參與討論 |
| 作者： pipeline 于 2006/4/16 11:12:00 發(fā)布：
根據(jù)系統(tǒng)定義來(lái)設(shè)計(jì)PSRR 根據(jù)系統(tǒng)定義要求來(lái)設(shè)計(jì)bandgap的PSRR，算清楚折算到bandgap的性能要求才能設(shè)計(jì)好電路，否則一味求性能而不知道電源電壓、工藝的限制，這樣設(shè)計(jì)是沒(méi)普的。最后設(shè)計(jì)出來(lái)的東西面積和功耗都很大，這樣就不能滿足成本上的考慮。 |
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