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誰分析一下這一段VHDL程序的執(zhí)行結(jié)果?

作者:mygaojian 欄目:EDA技術(shù)
誰分析一下這一段VHDL程序的執(zhí)行結(jié)果?
基本如下:
PROCESS(clk)
begin
     a<=b;
     b<=c;
     a<=c;
end PROCESS;

PROCESS(data)
begin
     a<=b+c;
     b<=c;
     a<=b+d;
end PROCESS;
以上各符號(hào)都是變量,不用討論是從哪里定義的。我只想問一下信號(hào)在進(jìn)程中的賦值順序和結(jié)果。請(qǐng)指點(diǎn)!

2樓: >>參與討論
勤徑
你不是寫了嗎
你不是寫了嗎

3樓: >>參與討論
mygaojian
我不清楚啊,誰說一下?
 
4樓: >>參與討論
mygaojian
誰知道?
     a<=b+c;
     b<=c;
     a<=b+d;
最后執(zhí)行完后,信號(hào)a的值是c+d還是b+d


5樓: >>參與討論
quantins
應(yīng)該是最后一個(gè)吧
a=b+d

6樓: >>參與討論
lfgoat
應(yīng)該是后一個(gè)吧
進(jìn)程中是順序語句阿!

7樓: >>參與討論
oaipoaip
你的程序有問題
如果是變量,應(yīng)該用:=賦值,這樣的話a的值是b+d。
如果是信號(hào),程序本身就有重復(fù)賦值的問題,編譯會(huì)報(bào)錯(cuò)。

8樓: >>參與討論
hskfly
RE:
照他這么寫,a,b,c應(yīng)該都是信號(hào)吧
變量一般是定義在進(jìn)程里面,信號(hào)定義在進(jìn)程外面
不過這么奇怪的信號(hào)賦值,俺還每見過 :)

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