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數(shù)字后端流程--很經(jīng)典 |
| 作者：rickyice 欄目：IC設(shè)計 |
1. 數(shù)據(jù)準(zhǔn)備。對于 CDN 的 SILICON Ensemble而言后端設(shè)計所需的數(shù)據(jù)主要有是Foundry廠提供的標(biāo)準(zhǔn)單元、宏單元和I/O Pad的庫文件，它包括物理庫、時序庫及網(wǎng)表庫，分別以.lef、.tlf和.v的形式給出。前端的芯片設(shè)計經(jīng)過綜合后生成的門級網(wǎng)表，具有時序約束和時鐘定義的腳本文件和由此產(chǎn)生的.gcf約束文件以及定義電源Pad的DEF（Design Exchange Format）文件。(對synopsys 的Astro 而言， 經(jīng)過綜合后生成的門級網(wǎng)表，時序約束文件 SDC 是一樣的,Pad的定義文件--tdf ， .tf 文件 --TECHNOLOGY file， Foundry廠提供的標(biāo)準(zhǔn)單元、宏單元和I/O Pad的庫文件 就與FRAM, CELL view, LM view 形式給出(Milkway 參考庫 and DB, LIB file) 2. 布局規(guī)劃。主要是標(biāo)準(zhǔn)單元、I/O Pad和宏單元的布局。I/O Pad預(yù)先給出了位置，而宏單元則根據(jù)時序要求進(jìn)行擺放，標(biāo)準(zhǔn)單元則是給出了一定的區(qū)域由工具自動擺放。布局規(guī)劃后，芯片的大小，Core的面積，Row的形式、電源及地線的Ring和Strip都確定下來了。如果必要 在自動放置標(biāo)準(zhǔn)單元和宏單元之后， 你可以先做一次PNA(POWER network analysis）--IR drop and EM . 3. Placement -自動放置標(biāo)準(zhǔn)單元。布局規(guī)劃后，宏單元、I/O Pad的位置和放置標(biāo)準(zhǔn)單元的區(qū)域都已確定，這些信息SE（SILICON Ensemble）會通過DEF文件傳遞給PC(Physical Compiler),PC根據(jù)由綜合給出的.DB文件獲得網(wǎng)表和時序約束信息進(jìn)行自動放置標(biāo)準(zhǔn)單元，同時進(jìn)行時序檢查和單元放置優(yōu)化。如果你用的是PC +Astro 那你可用write_milkway, read_milkway 傳遞數(shù)據(jù)。 4. 時鐘樹生成(CTS Clock tree synthesis) 。芯片中的時鐘網(wǎng)絡(luò)要驅(qū)動電路中所有的時序單元，所以時鐘源端門單元帶載很多，其負(fù)載延時很大并且不平衡，需要插入緩沖器減小負(fù)載和平衡延時。時鐘網(wǎng)絡(luò)及其上的緩沖器構(gòu)成了時鐘樹。一般要反復(fù)幾次才可以做出一個比較理想的時鐘樹。---Clock skew. 5. STA 靜態(tài)時序分析和后仿真。時鐘樹插入后，每個單元的位置都確定下來了，工具可以提出GLOBAL Route形式的連線寄生參數(shù)，此時對延時參數(shù)的提取就比較準(zhǔn)確了。SE把.V和.SDF文件傳遞給PrimeTime做靜態(tài)時序分析。確認(rèn)沒有時序違規(guī)后，將這來兩個文件傳遞給前端人員做后仿真。對Astro 而言，在detail routing 之后， 用starRC XT 參數(shù)提取，生成的E.V和.SDF文件傳遞給PrimeTime做靜態(tài)時序分析，那將會更準(zhǔn)確。 6. ECO(ENGINEERING Change Order)。針對靜態(tài)時序分析和后仿真中出現(xiàn)的問題，對電路和單元布局進(jìn)行小范圍的改動. 7. Filler的插入(pad fliier, cell filler)。Filler指的是標(biāo)準(zhǔn)單元庫和I/O Pad庫中定義的與邏輯無關(guān)的填充物，用來填充標(biāo)準(zhǔn)單元和標(biāo)準(zhǔn)單元之間，I/O Pad和I/O Pad之間的間隙，它主要是把擴(kuò)散層連接起來，滿足DRC規(guī)則和設(shè)計需要。 8. 布線(Routing)。GLOBAL route-- Track assign --Detail routing--Routing optimization 布線是指在滿足工藝規(guī)則和布線層數(shù)限制、線寬、線間距限制和各線網(wǎng)可靠絕緣的電性能約束的條件下，根據(jù)電路的連接關(guān)系將各單元和I/O Pad用互連線連接起來，這些是在時序驅(qū)動(Timing driven ) 的條件下進(jìn)行的，保證關(guān)鍵時序路徑上的連線長度能夠最小。--Timing report clear 9. DUMMY METAL的增加。Foundry廠都有對金屬密度的規(guī)定，使其金屬密度不要低于一定的值，以防在芯片制造過程中的刻蝕階段對連線的金屬層過度刻蝕從而降低電路的性能。加入DUMMY METAL是為了增加金屬的密度。 10. DRC和LVS。DRC是對芯片版圖中的各層物理圖形進(jìn)行設(shè)計規(guī)則檢查(spacing ,width)，它也包括天線效應(yīng)的檢查，以確保芯片正常流片。LVS主要是將版圖和電路網(wǎng)表進(jìn)行比較，來保證流片出來的版圖電路和實際需要的電路一致。DRC和LVS的檢查--EDA工具 Synopsy HERCULES/ mentor calibre/ CDN Dracula進(jìn)行的.Astro also include LVS/DRC check commands. 11. Tape out。在所有檢查和驗證都正確無誤的情況下把最后的版圖GDSⅡ文件傳遞給Foundry廠進(jìn)行掩膜制造。 |
| 2樓： | >>參與討論 |
| 作者： brightness 于 2006/3/26 21:49:00 發(fā)布：
很好 |
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