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Verilog里面如何初始化數(shù)組才能被Quartus II綜合？ |
| 作者：markman 欄目：EDA技術(shù) |
比如我有一個常數(shù)數(shù)組 reg [8:0] conval [15:0]; conval的值在系統(tǒng)運行中不變的，quartus不支持initial語句，那我如何對conval賦初值？ |
| 2樓： | >>參與討論 |
| 作者： 雷風 于 2006/3/4 18:49:00 發(fā)布：
reset時 給值 |
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| 3樓： | >>參與討論 |
| 作者： markman 于 2006/3/4 21:59:00 發(fā)布：
原來是想在reset的時候賦值的 原來是這樣考慮的，但初始值過多，使用while或者for能否在復位信號有效時完成，得取決于系統(tǒng)時鐘了，不知道哪位高手有更好的辦法 |
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