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請(qǐng)教系統(tǒng)的時(shí)鐘電路設(shè)計(jì) |
| 作者：liubowei29 欄目：DSP技術(shù) |
設(shè)計(jì)一個(gè)自動(dòng)控制系統(tǒng)，DSP,外設(shè)等需要同步的時(shí)鐘信號(hào) 最先開始我使用MPC9915，該芯片可以產(chǎn)生3個(gè)不同頻率但是同步的時(shí)鐘信號(hào) 不知道各位是如何設(shè)計(jì)的？ 能否使用CPLD處理時(shí)鐘信號(hào)呢？由CPLD實(shí)現(xiàn)分頻或者倍頻功能 如果可以，在設(shè)計(jì)的過程中需要注意些什么問題呢？ 謝謝 |
| 2樓： | >>參與討論 |
| 作者： william520 于 2006/2/23 10:37:00 發(fā)布：
能否告訴我 什么是MPC9915？ |
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| 3樓： | >>參與討論 |
| 作者： gmy800101 于 2006/2/23 13:41:00 發(fā)布：
可以 但是注意cpld的最大收入頻率，或者是最大響應(yīng)時(shí)間，就是cpld的時(shí)鐘要大于要處理的時(shí)鐘 |
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| 4樓： | >>參與討論 |
| 作者： liubowei29 于 2006/2/24 16:09:00 發(fā)布：
mpc9915 mpc9915是一款處理時(shí)鐘的芯片 有分頻和倍頻的作用！ 謝謝樓上的仁兄，我去試試：） |
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| 5樓： | >>參與討論 |
| 作者： tjsheep 于 2006/2/24 18:33:00 發(fā)布：
cpld應(yīng)該是個(gè)很好的選擇 |
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| 6樓： | >>參與討論 |
| 作者： a12345678 于 2006/2/24 23:39:00 發(fā)布：
或許FPGA比CPLD更好處理時(shí)鐘頻率，主要是它內(nèi)部有PLL |
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| 7樓： | >>參與討論 |
| 作者： husuo409 于 2006/2/25 8:31:00 發(fā)布：
敢問上面大蝦，PLL為何物，全稱是什么？ |
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| 8樓： | >>參與討論 |
| 作者： computer00 于 2006/2/25 8:40:00 發(fā)布：
PLL——鎖相環(huán)(phase LOCK loop) |
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| 9樓： | >>參與討論 |
| 作者： husuo409 于 2006/2/25 9:41:00 發(fā)布：
Thanks |
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