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請教，關(guān)于fifo |
| 作者：rliw 欄目：技術(shù)交流 |
同步fifo和異步fifo都用過，但到現(xiàn)在也不知道兩者的本質(zhì)區(qū)別在哪里， 在網(wǎng)上查過資料，只是這句話“與異步fifo相比，同步fifo的讀寫時鐘是同一個時鐘”，這句話是什么意思呢，對用戶來說，好像對讀寫信號沒有什么特殊的要求呀，都可以用異步的讀寫信號來讀寫fifo。有哪位大俠能指教一下？謝謝 |
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| 作者： feng_zc 于 2005/12/27 17:18:00 發(fā)布：
異步FIFO讀寫速度不同，存在寫滿、讀空的問題 |
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| 3樓： | >>參與討論 |
| 作者： rliw 于 2005/12/27 19:05:00 發(fā)布：
re "異步FIFO讀寫速度不同，存在寫滿、讀空的問題" "異步FIFO讀寫速度不同，存在寫滿、讀空的問題" 讀寫速度是什么概念？我在用同步和異步fifo的時候讀寫速度都是寫快于讀， 另寫滿讀空是什么意思？ 謝謝 feng—zc |
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| 4樓： | >>參與討論 |
| 作者： rliw 于 2005/12/27 19:11:00 發(fā)布：
而且同步和異步fifo都可以用異步時鐘 |
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| 5樓： | >>參與討論 |
| 作者： 赤鑄 于 2005/12/29 1:09:00 發(fā)布：
同步和異步主要看用法 所謂的“同步FIFO”芯片也支持異步操作，異步操作必須自己處理好時序關(guān)系 芯片自身的區(qū)別大概就是控制信號不同 我只用過的CYPRESS的FIFO芯片，同步的是真正的時鐘信號（跳沿）WCLK,RCLK，異步的則是電平信號，當(dāng)然，寫的時候?qū)嶋H上也是在上跳沿鎖存，沒什么實質(zhì)區(qū)別，但讀的時候就不一樣了，沒有分別的RCLK和REN，只有一個R，只能低電平的時候輸出，高電平時高阻 * - 本貼最后修改時間：2005-12-29 1:11:58 修改者：赤鑄 |
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| 6樓： | >>參與討論 |
| 作者： rliw 于 2006/1/6 16:56:00 發(fā)布：
謝赤鑄兄 另，對于同步和異步fifo，我使用過程中存在一個問題，就是當(dāng)讀寫頻率太高了（當(dāng)然在器件允許的頻率范圍內(nèi)），會出現(xiàn)多讀了一個數(shù)據(jù)的情況，感覺就是讀信號有干擾脈沖進去，我串一個電阻好點 |
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