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485通訊光耦隔離 |
| 作者：ff_hust 欄目：通信技術(shù) |
電路圖
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| 2樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/6 12:02:00 發(fā)布：
實(shí)驗(yàn)觀察光耦K3的兩側(cè)波形 分別示波器觀察1腳和4腳（信號直接送往DSP的SCI接收引腳）的波形，發(fā)現(xiàn)如果R219太小而R223太大的話4腳波形的上升沿較1腳滯后很多，可達(dá)幾十μS，此時(shí)DSP收不到數(shù)據(jù)。而隨著R219的增大（或R223的減�。┐藴髸r(shí)間減小，同時(shí)4腳波形的低電平電壓增大，通訊效果改善。只到此滯后時(shí)間減小到5μS左右時(shí)通訊成功率達(dá)到100％。 我們通過實(shí)驗(yàn)配置電阻R219和R223，目前暫時(shí)使用的大概有兩種情況： 當(dāng)R223＝200Ω時(shí)，R219分別為330Ω、390Ω和604Ω（不同生產(chǎn)批次的PC817情況不同，即使是光耦型號完全一樣） 當(dāng)R223＝330Ω時(shí)，R219＝1.2K 當(dāng)然，當(dāng)R223為其它阻值時(shí)，通過調(diào)節(jié)R219也可。 另外也觀察了發(fā)送光耦K4的兩側(cè)波形，發(fā)現(xiàn)4腳波形的上升沿較1腳滯后40μS，但并不影響整個(gè)數(shù)據(jù)發(fā)送的過程。（不知是否75176與DSP引腳特性不同造成？） 請問chunyang，我們的實(shí)驗(yàn)過程中是否有一些東西沒有注意到？請不吝賜教，謝謝！ |
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| 3樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/6 12:03:00 發(fā)布：
LED工作狀態(tài) 請問通訊時(shí)是否應(yīng)該讓光敏管工作在飽和狀態(tài)？ |
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| 4樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/6 17:38:00 發(fā)布：
該滯后影響的是波形的占空比，進(jìn)而影響波特率的精度 光敏管進(jìn)入和退出飽和需要時(shí)間，而這個(gè)時(shí)間跟LED側(cè)的激勵(lì)和光敏管的RC均相關(guān)，RC越大或激勵(lì)越大，進(jìn)入及退出飽和的時(shí)間也越長，所以追求速度的話RC要小，RLED與光藕的電流傳輸比相關(guān)，該值越小的，RLED也應(yīng)該較小，你的實(shí)驗(yàn)現(xiàn)象也說明了這種特性。一般，光敏管的開關(guān)速度越快，滯后就越小，對占空比的影響也越小，所以決定了光藕的最大通訊速度。PC817的速度在光藕中幾乎屬最低檔，最大通訊速率約10K。不知你的速率是多少，太極限最好換速度快點(diǎn)的。 你的電路問題與DSP的串口設(shè)計(jì)是有關(guān)系的，還與其邏輯電位設(shè)定相關(guān)，不同硬件結(jié)構(gòu)準(zhǔn)許的波特率誤差也不同，可以用門電路隔離，這樣至少可以不致受其邏輯電位的門限影響。 |
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| 5樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/6 17:45:00 發(fā)布：
為何LED側(cè)的激勵(lì)越大而光敏管進(jìn)入飽和的時(shí)間也越長？ 激勵(lì)越大，退出飽和的時(shí)間應(yīng)該是越長，但進(jìn)入飽和的時(shí)間應(yīng)該越短吧？ |
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| 6樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/6 17:46:00 發(fā)布：
通訊速率2400 應(yīng)該很慢了吧 |
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| 7樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/6 17:51:00 發(fā)布：
方案比較 用門電路隔離或是更換光耦，是否后者更方便和經(jīng)濟(jì) |
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| 8樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/6 18:07:00 發(fā)布：
請?jiān)斀庖幌虏ㄐ蔚恼伎毡扰c波特率的精度之間的關(guān)系 我的理解： 異步通訊中，DSP自己根據(jù)波特率設(shè)置應(yīng)該有一相應(yīng)標(biāo)準(zhǔn)時(shí)基，它將接收到的數(shù)據(jù)信號與自己的時(shí)基比較，來確定此信號的波特率是否吻合。如果信號的上升沿滯后較多而下降沿滯后很小，于是低電平信號時(shí)間加長而高電平時(shí)間減少（即占空比減�。�(dāng)超出DSP準(zhǔn)許的波特率誤差范圍外時(shí)，DSP會認(rèn)為所接收信號的波特率與設(shè)定的不符，從而拒絕接收。 |
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| 9樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/6 18:26:00 發(fā)布：
LED的激勵(lì)越大，光敏管進(jìn)入飽和越快但退出越慢 串口的工作原理都是用定時(shí)器采樣RX端電平，采樣的次數(shù)和間隔決定了其容差性，你的理解是對的。 |
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| 10樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/7 9:07:00 發(fā)布：
參數(shù)選取 是否電路參數(shù)（如電阻）的選擇主要還是要靠實(shí)驗(yàn)來確定？ |
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| 11樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/7 9:46:00 發(fā)布：
可以這么說 特別是更換不同型號的光藕后�，F(xiàn)在的光藕特別是PC817、PS2501、TLP521等低端型號翻新貨很多，老化嚴(yán)重，而且原型號混亂，參數(shù)離散性大就很正常了，不妨考慮臺灣COSMO的K1010（該廠也有將此型號標(biāo)為817的），至少保證是新貨，而且比新貨817、2501等便宜，至于廉價(jià)的817等必為翻新貨。 |
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| 12樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/7 10:00:00 發(fā)布：
K1010 性能如何？價(jià)位怎樣？深圳是否容易采購？ |
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| 13樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/7 10:04:00 發(fā)布：
受熱問題 此電路調(diào)試好后在室溫下通訊無問題，但如果離熱源很近的話通訊容易斷掉，75176的資料上說其工作溫度在75度以下。不知通訊效果差是否全由75176的溫度特性造成？電路的其它部分是否也會受高溫影響？ 若要求此電路在100度環(huán)境溫度下仍能工作，請問還需注意什么？該作哪些調(diào)整？ |
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| 14樓： | >>參與討論 |
| 作者： etiller 于 2005/12/7 11:29:00 發(fā)布：
75176性能很差的 換485吧 另外可以考慮用市面上現(xiàn)成的自動轉(zhuǎn)換模塊，本人專業(yè)從事485轉(zhuǎn)換產(chǎn)品的生產(chǎn)銷售，可以給你定制。 |
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| 15樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/7 14:52:00 發(fā)布：
chunyang 我的關(guān)于參數(shù)調(diào)試的理解： 在此電路中，If的大小由R219決定（LED管壓降變化較�。�，而Ic則主要由R223決定（當(dāng)然還與Vce有關(guān)，而飽和時(shí)的Vce與If和Ic都有關(guān)）。根據(jù)光耦的技術(shù)資料，當(dāng)If越大時(shí)，要使光敏管達(dá)到飽和就需要越大的Ic，反之If越小時(shí)，只要更小的Ic就可飽和。 要使通訊效果好，就要求光敏管進(jìn)入及退出飽和的時(shí)間不能太長，所以傳輸?shù)碗娖叫盘枙r(shí)的If和Ic都不宜太大和太小，最好使得光敏管工作在飽和狀態(tài)但又不能深度飽和。再考慮到75176的輸出能力有限，If也不可能很大。 如果采用TLP521光耦的話，是否可以取If為7～10A左右，而將Ic取為10～15A左右？ 不知是否正確？謝謝 |
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| 16樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/7 16:37:00 發(fā)布：
If可以近似理解為Ib，只是和Ic無B的關(guān)系 If最合適的值在產(chǎn)品手冊中有載明，搞設(shè)計(jì)要養(yǎng)成查手冊的習(xí)慣。比如521的If推薦值是16mA，Ic是1mA，不同型號的光藕不同，我在以前的回帖中所說的取值方向就是朝此指標(biāo)去的，所以LED側(cè)的電阻要適當(dāng)減小以加強(qiáng)驅(qū)動，RC則要加大，這是典型應(yīng)用，極限壓榨光藕的速率時(shí)才降低RC。 K1010在華強(qiáng)南廳二樓開票處對面有家在賣，但批量時(shí)要貨比三家，參考價(jià)是0.35。 至于100度環(huán)境溫度，你的電路完全不可用，無論485芯片還是光藕都承受不了，必須使用汽車級或軍標(biāo)元件，價(jià)格會很高，工業(yè)級元件都承受不起。75176有各種級別的，MAX485反而僅有民用和工業(yè)用的，畢竟TI是老牌大廠，這點(diǎn)MAXIM等即使再優(yōu)秀的中小企業(yè)是沒法相比的，車載型和軍用型一般只有大廠產(chǎn)。另外要注意，所有100度環(huán)境溫度下使用的元件必須使用汽車級或軍用級的。 |
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| 17樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/7 17:06:00 發(fā)布：
chunyang 521的If推薦值是16～20mA，Ic是1～10mA， 可是如果按照此范圍來設(shè)計(jì)的話，好像光敏管達(dá)不到飽和狀態(tài)吧？ 溫度是我搞錯(cuò)了 |
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| 18樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/7 21:43:00 發(fā)布：
手冊中的參數(shù)不會有問題 嚴(yán)格按其設(shè)計(jì)就是，注意推薦參數(shù)中的典型值和最大值，速度不高時(shí)盡量貼近典型值有利于使用壽命和功耗。 |
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| 19樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/8 8:30:00 發(fā)布：
好的 我先按這個(gè)范圍試試看 |
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| 20樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/8 15:03:00 發(fā)布：
實(shí)驗(yàn)情況 光耦K2采用TLP521。R219取值200～220Ω之間，R223＝2.9K。 If大約16～17mA，Ic是1.1mA。 用示波器觀察K2的4腳波形的上升沿較1腳滯后50～70μS，通訊效果很差。 并且4腳波形的低電平只有40～60mV，對照技術(shù)資料光敏管應(yīng)該遠(yuǎn)沒有進(jìn)入飽和狀態(tài)吧。 請問該如何確定實(shí)驗(yàn)調(diào)整方向？謝謝 |
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| 21樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/8 17:16:00 發(fā)布：
如此是沒有進(jìn)入飽和，只好減小Rc了 有個(gè)很大的可能，檢查你的光偶是否為新片，舊片會明顯老化，原參數(shù)就不靈了。 |
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| 22樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/8 17:21:00 發(fā)布：
不好意思，搞錯(cuò)了 光敏管應(yīng)該是進(jìn)入了深度飽和狀態(tài)。 我認(rèn)為增大Ic是必然的，而且還要增大很多。但I(xiàn)f是否應(yīng)該減小？如果減小的話到多少比較合適？ |
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| 23樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/10 11:19:00 發(fā)布：
更改電路會不會有效果 保持正邏輯不變，但改成正驅(qū)動結(jié)構(gòu)，If由75176驅(qū)動，高電平時(shí)光耦導(dǎo)通，DSP接收高電平。 如此更改的話會有啥效果？會不會有改善或更差？ |
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| 24樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/10 11:30:00 發(fā)布：
如果DSP的IO電平門限是對稱的，則不會有效果 但若不對稱，則會有影響，且不對稱性越強(qiáng)，影響越明顯。不妨一試。 |
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| 25樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/10 15:21:00 發(fā)布：
chunyang DSP的SCI引腳是否應(yīng)該為TTL電平？如果是TTL電平的話接收電平門限就是0.8V和2V吧？ 另外75176技術(shù)資料上接收輸出腳（1腳）推薦的高電平電流還不到1mA，是不是會造成驅(qū)動不足？ 實(shí)驗(yàn)中發(fā)現(xiàn)該腳輸出只能在較短的時(shí)間內(nèi)保持正常，即有正確的高低電平信號（高電平也只有3.6V左右），然后相當(dāng)長的一段時(shí)間被拉低，然后又保持一小段時(shí)間的正常，如此反復(fù)，也就是說隔段時(shí)間才能正常一小會兒。 但是如果將該腳與光耦斷開，即空載，則它的輸出一直正常，高電平接近5V。 這種現(xiàn)象是不是應(yīng)該由驅(qū)動不足造成？ |
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| 26樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/11 8:57:00 發(fā)布：
當(dāng)然是TTL電平，但具體門限電壓要查其數(shù)據(jù)手冊 75176的驅(qū)動是不夠強(qiáng)，我均使用下拉設(shè)計(jì)。 |
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| 27樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/12 8:49:00 發(fā)布：
chunyang 使用下拉設(shè)計(jì)就是保證75176輸出電壓信號不失真吧。但光耦工作在那么小的If電流情況下好不好？要控制它的進(jìn)飽和與退飽和是不是比較困難？ DSP的具體門限電壓我一直都沒查到。 |
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| 28樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/12 9:37:00 發(fā)布：
那倒不是 通常IO的設(shè)計(jì)一般下拉能力強(qiáng)于上拉能力，最多也是相等，所以強(qiáng)驅(qū)動時(shí)應(yīng)盡量采用下拉式設(shè)計(jì)。 DSP的門限電壓見其數(shù)據(jù)手冊中器件直流參數(shù)表，肯定有的。 |
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| 29樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/12 11:49:00 發(fā)布：
明白了 你說的下拉設(shè)計(jì)就是我們目前電路中的那種用法吧。那種驅(qū)動能力是要強(qiáng)很多。 你以前說過最好插入施密特門整形，請推薦一下電路及芯片吧！ 另外，你覺得是保持現(xiàn)有電路方案不變而換一個(gè)好一些的光耦好，還是調(diào)整電路方案（包括加整形電路）好？ |
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| 30樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/12 17:05:00 發(fā)布：
推薦幾個(gè)好點(diǎn)的光耦吧 4腳光耦優(yōu)先。最好有參考價(jià)。謝謝 |
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| 31樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/12 18:38:00 發(fā)布：
是的 施密特整形電路最好加，因普通DSP、MCU的IO有01不確定區(qū)，施密特門則不會有，型號是74HC14，低壓版的是74LVC14。光藕無所謂，PC817、TLP521、PS2501、K1010等是全兼容的，價(jià)格也差不多，0.3x吧，當(dāng)然要注意在通訊電路里不要用翻新貨。 我的通常設(shè)計(jì)包括817等型號兩端均采用1K電阻（5V供電），這是為了降低元件型號數(shù)量之故，可用到9600，此時(shí)If、Ic均1mA左右，當(dāng)然，適當(dāng)提高If更好。而且在我的設(shè)計(jì)中，一般均會加施密特門整形的。 |
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| 32樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/13 8:56:00 發(fā)布：
chunyang 你的意思是說主要問題在于DSP對信號高低電平的判斷吧？ 實(shí)驗(yàn)中我確實(shí)發(fā)現(xiàn)DSP好像對信號的要求挺高的，起碼比51和75176要高得多，所以我擔(dān)心換光耦不一定能完全解決問題。 加施密特整形電路可能是最好的解決辦法，但是那樣的話就必須更改電路，要涉及到改板，而這塊板功能與器件很多，又已經(jīng)用在了產(chǎn)品中，所以改板麻煩而且會帶來其它一些問題。 不知道有沒有最簡單的辦法，可不可以不更改電路或者只有很小的改動？比如只換光耦和兩端電阻。 |
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| 33樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/13 9:20:00 發(fā)布：
可以試試 優(yōu)先用K1010吧，至少基本可以避免翻新貨的困擾。前面已經(jīng)說過，我一般在5V環(huán)境中兩端都只用1K電阻，3V下應(yīng)再適當(dāng)降低些，你可以試試。 |
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| 34樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/13 11:47:00 發(fā)布：
K1010 有沒有它的技術(shù)資料啊 |
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| 35樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/14 10:18:00 發(fā)布：
一次能貼幾個(gè)圖啊？ |
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| 36樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/14 10:23:00 發(fā)布：
實(shí)驗(yàn)波形1－1 波形分別為接收光耦K3的1腳和4腳電壓，4腳信號直接送到DSP的SCI接收腳。 通訊成功率100％。 * - 本貼最后修改時(shí)間：2005-12-14 10:25:12 修改者：ff_hust
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| 37樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/14 10:27:00 發(fā)布：
實(shí)驗(yàn)波形1－2 將波形1－1展開，觀察上升沿。
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| 38樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/14 10:29:00 發(fā)布：
實(shí)驗(yàn)波形1－3 將波形1－1展開，觀察下降沿。
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| 39樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/14 10:32:00 發(fā)布：
實(shí)驗(yàn)波形2－1 通訊成功率最多50％。
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| 40樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/14 10:34:00 發(fā)布：
實(shí)驗(yàn)波形2－2 將波形2－1展開，觀察上升沿。
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| 41樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/14 10:37:00 發(fā)布：
實(shí)驗(yàn)波形2－3 將波形2－1展開，觀察下降沿。
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| 42樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/14 11:01:00 發(fā)布：
實(shí)驗(yàn)問題 這兩組實(shí)驗(yàn)光耦兩端用的電阻一樣，只是光耦PC817的批次不同（型號一樣）。 我感覺這兩組實(shí)驗(yàn)波形相差并不大，只是第二組實(shí)驗(yàn)波形的上升沿多滯后5μS左右，DSP接收數(shù)據(jù)的效果卻相差很大，如果再滯后得多一點(diǎn)甚至造成通訊成功率基本為零。而對于比這要差得多實(shí)驗(yàn)波形，75176接收卻一點(diǎn)問題都沒有。這是否是因?yàn)镈SP接收的嚴(yán)格要求所致？如果真是這樣的話，我擔(dān)心僅靠換光耦還是難以保證通訊的可靠性。 雖然第一組實(shí)驗(yàn)中通訊效果很好，但從波形來看，光耦4腳的低電壓最小有七百多毫伏，這個(gè)電壓是否太高了？ 如果在DSP前加整形電路，光耦4腳的波形應(yīng)該還是這樣的吧？那么整形電路能將此波形整成啥樣，效果如何？另外施密特整形電路是有一級反向吧？那么設(shè)計(jì)光耦電路時(shí)還得考慮反向。 |
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| 43樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/14 18:17:00 發(fā)布：
是DSP門限電平所致 最好加整形，當(dāng)然光藕需將邏輯取反。 |
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| 44樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/15 9:27:00 發(fā)布：
施密特電路 其它兩個(gè)光耦需不需要也加整形？ 有沒有只有兩路或三路轉(zhuǎn)換的芯片？ 另外有沒有快速光耦？會不會有效果？ |
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| 45樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/15 11:09:00 發(fā)布：
HC/LVC14是6門的，故最好都加 在這用快速光藕的意義不大，你的速率并不高，從性價(jià)比上講，更不如用施密特門整形，而且快速光藕都是6腳和8腳的。 |
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| 46樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/15 11:26:00 發(fā)布：
是不是用低壓版（LVC）的更合適一些？ 有沒有三門的？六門似乎太多了，而且芯片占用面積也會大一些。 接收光耦肯定是要整形的，我考慮發(fā)送最好也加，發(fā)送/接收使能信號倒是可加可不加，所以能用門數(shù)合適的芯片是最好的。 我在網(wǎng)上搜到了一些單門的，也有雙門的 * - 本貼最后修改時(shí)間：2005-12-15 11:37:25 修改者：ff_hust |
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| 47樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/15 12:39:00 發(fā)布：
你的電路必須用LVC型號的 74系列IC的門數(shù)與芯片大小無關(guān)，這類IC都是14腳的，有表貼的，多余的門可將輸入接固定電平即可。另外有單門型SOT23封裝的，但不適合你用。 |
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| 48樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/16 12:01:00 發(fā)布：
74LVC14 74LVC14A與74LVC14有區(qū)別嗎？ 芯片的輸出可以直接接DSP引腳嗎？中間需不需要加什么其它東西？ |
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| 49樓： | >>參與討論 |
| 作者： stone921 于 2005/12/16 14:36:00 發(fā)布：
按我的做應(yīng)該沒錯(cuò) 將LED的電流設(shè)定在1毫安左右,即光隔1腳電阻約為2K;光隔輸出4腳上拉電阻使用10K.不管用什么光隔,在9600BPS以下應(yīng)該都沒問題. |
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| 50樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/16 15:09:00 發(fā)布：
chunyang 用74LVC14AD臨時(shí)搭了個(gè)電路做實(shí)驗(yàn)，效果還不錯(cuò)。 謝謝指點(diǎn)！ |
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| 51樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/16 15:11:00 發(fā)布：
stone921 是么？那我回頭做實(shí)驗(yàn)試試。 不過如果光耦4腳上拉電阻為10K的話，那么Ic就會很小，光耦是不是又會深度飽和，造成退飽和造成的延時(shí)太大��？ * - 本貼最后修改時(shí)間：2005-12-16 15:59:56 修改者：ff_hust |
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| 52樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/16 20:16:00 發(fā)布：
尾綴是否帶A無所謂，均可用 直接接DSP的IO即可。 |
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| 53樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/23 8:50:00 發(fā)布：
chunyang 用74LVC14AD做實(shí)驗(yàn)，在光耦K3與DSP之間加上一級施密特門，并且光耦付邊邏輯取反，于是75176輸出的信號與DSP接收到的信號邏輯完全一樣，只是DSP輸入信號波形的上升沿和下降沿有一定的滯后。 實(shí)驗(yàn)中發(fā)現(xiàn)：送給DSP的信號波形的上升沿較75176的輸出信號的滯后不能超過8μS（正好是8μS時(shí)通訊成功率也很難保證100％），一旦超過DSP就接收不到信號。但對下降沿的要求卻不那么嚴(yán)格，30～40μS一點(diǎn)問題都沒有，有時(shí)甚至達(dá)到一百多μS也不會影響到通訊效果。 請問這應(yīng)該是什么原因？ |
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| 54樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/23 10:04:00 發(fā)布：
跟DSP的內(nèi)部設(shè)計(jì)相關(guān) 光藕的那兩個(gè)電阻仍然要取值合理。 |
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| 55樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/23 13:43:00 發(fā)布：
DSP的內(nèi)部串行通訊模塊是如何檢測輸入信號的 對于DSP的串行通訊模塊來說，它檢測到的輸入信號電平的上升沿和下降沿應(yīng)該不僅僅是意味著0和1之間的轉(zhuǎn)換吧？否則對上升沿和下降沿的要求區(qū)別怎么那么大？會不會涉及到時(shí)鐘的同步��？ 我對這方面了解不多，能否詳細(xì)指點(diǎn)？謝謝 |
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| 56樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/23 16:06:00 發(fā)布：
其原理是利用定時(shí)器控制采樣IO電平 關(guān)鍵是起點(diǎn)的同步，串口是由首個(gè)下降沿啟動的。建議找本單片機(jī)類的教材或入門書籍看看，串口的設(shè)計(jì)都差不多。 |
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| 57樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/24 10:59:00 發(fā)布：
DSP串口 DSP的串行通訊模塊接收器工作原理：（每個(gè)數(shù)據(jù)位占用8個(gè)SCICLK周期） 接收器在收到有效的起始位后開始操作。有效的起始位是由檢測到下降沿后的連續(xù)四個(gè)內(nèi)部SCICLK周期的零位識別出來。如果任一位不為0，則處理器的啟動結(jié)束并開始尋找另一個(gè)起始位。 對于起始位后的位，處理器通過對中間位采樣3次來決定其位值。這些采樣點(diǎn)出現(xiàn)在第4、第5和第6個(gè)SCICLK周期，位值取決于多數(shù)（多數(shù)指三分之二以上）。 我的理解是下降沿應(yīng)該比上升沿更重要（至少不差）才是�。∫�?yàn)槠鹗嘉槐硎玖巳绾握业竭呇睾湍睦镒鞒龆鄶?shù)決定，正如你所說的串口的同步是由首個(gè)下降沿啟動的。 但為何實(shí)驗(yàn)結(jié)果卻似乎與之相反呢？當(dāng)上升沿滯后7μS以下時(shí)，下降沿往往會滯后幾十甚至上百μS，但通訊效果很好；而上升沿滯后8μS以上時(shí)，下降沿滯后不超過10μS，但通訊效果很差甚至是完全接收不到數(shù)據(jù)。照說后一種情況信號波形的占空比要比前者好得多啊。 我沒想通，不知有何高見？ |
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| 58樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/24 15:50:00 發(fā)布：
單純的滯后不是問題 比如你將信息存儲一段時(shí)間再轉(zhuǎn)發(fā)是不會有任何問題的，而沿的陡峭性則可能帶來問題，前面已經(jīng)講過，這與IO的結(jié)構(gòu)設(shè)計(jì)有關(guān)，電平定義是其關(guān)鍵。更致命的是占空比的改變，在引入整形電路后，沿的陡峭性已不是問題，但占空比仍與光藕的外圍取值有關(guān)，占空比劣化過重，會使器件采樣越界出錯(cuò)，你要注意這方面的問題。 |
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| 59樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/24 18:21:00 發(fā)布：
這正是我百思不得其解的地方 實(shí)驗(yàn)結(jié)果是占空比改變得多的情況下（即第一種情況，上升沿滯后很小而下降沿滯后得很多）通訊成功率很高，占空比改變得少甚至無明顯改變的情況下（即第二種情況，上升沿滯后稍大一點(diǎn)而下降沿滯后得很小，典型情況就是它們的滯后延時(shí)一樣大，都是8～10μS）通訊反而不行 |
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| 60樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/25 16:19:00 發(fā)布：
出錯(cuò)只要一種原因就夠了 不論其發(fā)生的幾率有多大。你可以發(fā)全0和全1做對比。 |
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| 61樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/26 8:31:00 發(fā)布：
什么意思？沒明白 上升沿和下降沿都滯后9μS，那么整個(gè)波形（包括占空比）就沒有改變，怎么算出錯(cuò)呢？出錯(cuò)原因是什么？ 如果發(fā)全0和全1，那么送入DSP的電平也是恒低或恒高，那么怎能看出波形質(zhì)量呢？ |
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| 62樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/26 9:41:00 發(fā)布：
不能單靠看 對串行通訊而言，發(fā)00或FF可不是固定電平的，別忘了起始和停止位。另一個(gè)測試是發(fā)55H，AAH，CCH、33H，你難道沒看出其中的奧妙嗎？ |
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| 63樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/26 10:22:00 發(fā)布：
你的意思是所有位都不能出錯(cuò) 例如包括一個(gè)起始位、8個(gè)數(shù)據(jù)位、一個(gè)停止位的數(shù)據(jù)幀，這幾組測試數(shù)據(jù)基本代表了所有位的組合，如果要使串口通訊成功率高，就要求能通過這幾組數(shù)據(jù)測試，即傳送任何數(shù)據(jù)時(shí)每一位都不那出錯(cuò)，所有位的上升沿和下降沿都不能超出范圍。 或者換句話說，就是不僅僅要求某些上升沿或下降沿滿足要求（這是我所看到的），還要求整個(gè)電路工作一直都很穩(wěn)定，以保證所有的上升沿和下降沿都滿足要求（這是我所沒注意到的）。不知我的理解是否正確、透徹？ 再問一句：加入施密特門整形后，通訊質(zhì)量是否就只與波形的上升沿和下降沿的滯后延時(shí)有關(guān)？ * - 本貼最后修改時(shí)間：2005-12-26 15:47:23 修改者：ff_hust |
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| 64樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/26 17:21:00 發(fā)布：
補(bǔ)充 我的那些實(shí)驗(yàn)現(xiàn)象該如何用理論來解釋？謝謝 |
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| 65樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/27 11:06:00 發(fā)布：
我的意思是用極端的數(shù)據(jù)表現(xiàn)來進(jìn)行測試 由此你才會真正弄明白。 |
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| 66樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/27 11:08:00 發(fā)布：
再提醒一下 串口判決電平的方法核心是采樣 |
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| 67樓： | >>參與討論 |
| 作者： javie 于 2005/12/27 11:10:00 發(fā)布：
極端的數(shù)據(jù)? 這個(gè)表述不清晰 還不如說用特定\清晰可辯的數(shù)據(jù),呵呵~~ |
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| 68樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/27 13:54:00 發(fā)布：
串口采樣 沒錯(cuò)，串口接收數(shù)據(jù)就是通過對接收信號的電壓進(jìn)行采樣，從而判決每一位數(shù)據(jù)的電平是0還是1。對于施密特觸發(fā)器輸出的電壓信號來說，DSP判斷每次的采樣值是0或1當(dāng)然不成問題。 既然DSP處理器通過對每位數(shù)據(jù)的中間位采樣3次（第4、第5和第6個(gè)SCICLK周期）來決定其位值，那么我的理解就是影響通訊效果的實(shí)質(zhì)就是DSP的采樣時(shí)刻實(shí)際上是與真實(shí)情況發(fā)生了偏差，即DSP的采樣時(shí)刻錯(cuò)誤。 我的意思是用那些極端的數(shù)據(jù)來進(jìn)行測試，就算通不過，它的原因又是什么？ |
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| 69樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/28 11:11:00 發(fā)布：
由此你能判斷占空比的改變對DSP串口的影響啊 整形后的沿畸變已不再是影響因素，僅占空比而已，電平越界會導(dǎo)致采樣出錯(cuò)，你要深入了解出錯(cuò)機(jī)理的話，必須超這個(gè)方向思考，特殊數(shù)據(jù)的采用正是讓你能夠進(jìn)行分析的基礎(chǔ)。 |
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| 70樓： | >>參與討論 |
| 作者： ff_hust 于 2005/12/28 13:16:00 發(fā)布：
測試 采用特殊數(shù)據(jù)可以更好、更正確地觀察波形占空比的變化，以及DSP串口對此影響的承受范圍。 也就是說單一的上升沿、下降沿并不是影響通訊的本質(zhì)原因，而它們的綜合效果（占空比）才是影響通訊的唯一原因。要使通訊成功，必須所有位的占空比滿足要求。 |
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| 71樓： | >>參與討論 |
| 作者： chunyang 于 2005/12/28 18:01:00 發(fā)布：
是的 但采用特殊數(shù)據(jù)做測試首先是要看單一沿在時(shí)間軸上變化的影響，這可以簡化問題。 |
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| 72樓： | >>參與討論 |
| 作者： ff_hust 于 2006/1/4 9:46:00 發(fā)布：
chunyang 暫時(shí)用55H，AAH做了實(shí)驗(yàn)，發(fā)現(xiàn)通訊效果確實(shí)跟單一上升沿?zé)o直接關(guān)系，DSP對數(shù)據(jù)波形占空比改變的容差范圍也不算窄。 其中有一種情況就是上升沿滯后約60μS而下降沿滯后2μS，如此一位數(shù)據(jù)的正脈寬約359μS，負(fù)脈寬為474μS，接受數(shù)據(jù)也沒有問題。用示波器也抓到了接收效果受影響的波形，發(fā)現(xiàn)8位數(shù)據(jù)中，有時(shí)某一位或幾位的上升沿會產(chǎn)生非常大的改變（下降沿?zé)o問題），有時(shí)甚至是正脈寬非常窄，因?yàn)榇藭r(shí)實(shí)驗(yàn)中是通過故意逐漸增大If而其它條件不變來測試占空比的改變對DSP串口的影響，所以我分析認(rèn)為是If足夠大，光藕導(dǎo)通沒有問題，但是截止時(shí)的退飽和時(shí)間卻不穩(wěn)定，從而造成DSP采樣的數(shù)據(jù)出錯(cuò)（DSP讀到的數(shù)據(jù)確實(shí)是出現(xiàn)一點(diǎn)偏差，如D5H等等）。 這是否也應(yīng)該是以前影響我們通訊效果的原因？ |
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| 73樓： | >>參與討論 |
| 作者： chunyang 于 2006/1/4 10:06:00 發(fā)布：
在If為常量下，光敏管進(jìn)入和退出飽和態(tài)的時(shí)間亦為常量 你可仔細(xì)任何是否嚴(yán)格存在這種對應(yīng)（注意這種對應(yīng)為非線性的，但嚴(yán)格為一一對應(yīng)的映射關(guān)系），如非，證明器件本身存在質(zhì)量問題，如我很早前就提到過的翻新貨問題。 |
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| 74樓： | >>參與討論 |
| 作者： ff_hust 于 2006/1/4 13:44:00 發(fā)布：
結(jié)論 你的意思是說如果光耦本身無質(zhì)量問題的話，如果實(shí)驗(yàn)條件相同，那么通訊效果要么是一直好，要么是一直差，不會出現(xiàn)時(shí)好時(shí)壞的情況，也就是說我實(shí)驗(yàn)中出現(xiàn)的只某一位波形占空比變化很大的情況不會出現(xiàn)。 那是否可以下這樣的結(jié)論：由于同種型號（PC817C）的光耦的特性相差不大（質(zhì)量無問題的條件下），所以對于相同的硬件電路，如果換上不同的光耦造成通訊效果不同的原因就是器件本身存在質(zhì)量問題，采取一些措施（如加施密特整形等等）也只能起到一定的效果而并不能解決實(shí)質(zhì)問題，也就是說如果光耦本身特性相差太大的話，同樣的電路（包括電阻）是無法通用的 * - 本貼最后修改時(shí)間：2006-1-4 14:25:35 修改者：ff_hust |
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| 75樓： | >>參與討論 |
| 作者： chunyang 于 2006/1/4 18:23:00 發(fā)布：
是的，可以這么說 類似規(guī)格而型號不同的光藕也是可以互換的，比如817就可以用521等直接代換。 |
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| 76樓： | >>參與討論 |
| 作者： iC921 于 2006/1/4 23:25:00 發(fā)布：
好帖 |
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| 77樓： | >>參與討論 |
| 作者： iC921 于 2006/1/5 0:06:00 發(fā)布：
K2改成同相/射極輸出，可以省去Q30 不妨調(diào)試調(diào)試看看 |
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| 78樓： | >>參與討論 |
| 作者： ff_hust 于 2006/1/5 9:33:00 發(fā)布：
iC921 沒錯(cuò)，這里是繁瑣了一點(diǎn) |
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| 79樓： | >>參與討論 |
| 作者： MONSTOW 于 2009/6/22 23:38:44 發(fā)布：
請問通訊光耦壞的幾率高嗎
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| 80樓： | >>參與討論 |
| 作者： 1 于 2009/7/13 22:15:32 發(fā)布：
PLT512 不能跟PC817 相換,因在七段顯示電路中817總顯示不良
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