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關(guān)于鎖存器的一些問題 |
| 作者：tdzll2004 欄目：技術(shù)交流 |
電路原理是這樣的：PC104通過鎖存器74HC573輸出一些數(shù)據(jù)，然后這些數(shù)據(jù)通過變換去控制一些外部設(shè)備，但是現(xiàn)在有個問題就是，因為在PC104開機需要一些時間，在PC104開機的這段時間內(nèi)，數(shù)據(jù)線上的數(shù)據(jù)是隨機的，所以就可能會通過鎖存器輸出一些數(shù)據(jù)，從而使外部設(shè)備產(chǎn)生動作。不知道有沒有好的辦法使外部設(shè)備不產(chǎn)生動作或者能使開機的這段時間內(nèi)不選中74HC573！ |
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| 作者： awey 于 2005/12/26 18:17:00 發(fā)布：
看看能否這樣處理？ 在控制輸出端接個RC電路，C接電源，R接地，讓開機時573輸出為高阻態(tài)，根據(jù)電路的需要在573輸出端接上拉或下拉，以滿足初態(tài)電平的要求。 |
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| 3樓： | >>參與討論 |
| 作者： tdzll2004 于 2005/12/26 19:17:00 發(fā)布：
我已經(jīng)試過了，還是不行！ 是這樣，我在鎖存器的C端接高電平，在/OC端接了RC電路，C接電源，R接地，但是開機之后/OC端還是由數(shù)據(jù)線上的數(shù)據(jù)決定為高或低電平，RC電路根本不起作用。 |
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| 4樓： | >>參與討論 |
| 作者： HIGHWAY 于 2005/12/26 19:22:00 發(fā)布：
使用74HC273 |
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| 5樓： | >>參與討論 |
| 作者： 赤鑄 于 2005/12/26 22:15:00 發(fā)布：
74HC273最簡單 awey只解決了外在狀態(tài)，沒有解決573的內(nèi)部狀態(tài)，即其鎖住的是什么狀態(tài) 一旦高阻結(jié)束，隨機狀態(tài)又輸出了 所以awey的辦法還得跟軟件結(jié)合：趁573回到低阻前趕緊寫個確定值 或者573 G端狀態(tài)也由軟件直接控制，就更省事了 |
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| 作者： tuwen 于 2005/12/27 8:53:00 發(fā)布：
樓主說的“還是不行”可能是因為沒有處理好某些細節(jié) 樓主說的“還是不行”可能是因為沒有處理好某些細節(jié)問題。 1，RC的時間常數(shù)應(yīng)該足夠長，保證在PC104復(fù)位期間/OC端處于高電平。 2，PC104的軟件在復(fù)位后必須立即對573做初始化工作，包括：根據(jù)控制邏輯的要求向573寫入數(shù)據(jù)，然后將C端（CLOCK）設(shè)置成低電平，使573處于鎖存狀態(tài)。 我猜想樓主很可能是沒有做到最后一項。 用273的好處是它自身有復(fù)位端，可保證開機后輸出端都是低電平。但不知道樓主的控制邏輯是怎樣的。如果恰好是用低電平去控制外部設(shè)備的，就不能用273了。 |
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| 7樓： | >>參與討論 |
| 作者： khsb 于 2005/12/27 12:11:00 發(fā)布：
用74HC273是最好的辦法,初始都是0 |
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| 8樓： | >>參與討論 |
| 作者： hschina 于 2006/1/3 0:05:00 發(fā)布：
譯碼！ PC104總線有一個信號叫做“BUS-ENABLE"，你需要使用這個信號進行譯碼。只有當(dāng)允許PC104總線上的設(shè)備工作的時候，才認為數(shù)據(jù)線上的數(shù)據(jù)有效并鎖存給下邊的設(shè)備。 在第一次收到BUS_ENABLE之前，根據(jù)下邊的設(shè)備的要求，選擇上拉或下拉電阻確定狀態(tài)。 |
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| 9樓： | >>參與討論 |
| 作者： tdzll2004 于 2006/1/4 13:12:00 發(fā)布：
謝謝樓上的 請問一下是不是在PC104啟動的過程中，BUS-ENABLE信號一直輸出為低，當(dāng)PC104 工作之后允許總線上的設(shè)備工作時，PC104才輸出為高。另外，BUS-ENABLE是不是就是PC104上的SBHE信號。 |
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| 10樓： | >>參與討論 |
| 作者： 楊真人 于 2006/1/4 14:03:00 發(fā)布：
對安全有要求的鎖存,最好是建立可靠的二次使能機制. 對安全有要求的鎖存,最好是建立可靠的二次使能機制.使用抗干擾能力強的觸發(fā)器/鎖存器以及相關(guān)的抗干擾設(shè)計是必須的。 一個是硬件實現(xiàn)(例如啟動延遲電路(POWERGOOD-DELAY,另一個是軟件實現(xiàn)(來自主機的READY/ENABLE).并且注意初始狀態(tài)的有效方式.一般建議使用低電平有效的方式. 或者添加沉余設(shè)計.成本控制嚴的就不能在硬件上放太多,得從總體考慮軟硬并施了。 如果原理圖不便公開,可以和我私下交流.QQ:780073 74LS/HC273 是異步清零的共時鐘脈沖8D觸發(fā)器寄存器.不是一般意義的鎖存器. The SN74LS273 is a high-speed 8-Bit Register. The register consists of eight D-Type Flip-Flops with a Common Clock and an asynchronous active LOW MASTER Reset. 在上電時CLR了273,直到主機執(zhí)行對273的寫入指令,273才有效輸出. 74LS/HC373 是帶輸出使能的8路鎖存器,3態(tài)輸出. [以下資料來自 ON SEMICONDUCTOR] The SN74LS373 consists of eight latches with 3-state OUTPUTs for bus organized SYSTEM applications. The flip-flops appear transparent to the data (data changes asynchronously) when Latch Enable (LE) is HIGH. When LE is LOW, the data that meets the setup times is latched. Data appears on the bus when the OUTPUT Enable (OE) is LOW. When OE is HIGH the bus OUTPUT is in the high impedance state. The SN74LS374 is a high-speed, low-power Octal D-type Flip-Flop featuring separate D-type inputs for each flip-flop and 3-state OUTPUTs for bus oriented applications. A buffered Clock (CP) and OUTPUT Enable (OE) is common to all flip-flops. The SN74LS374 is manufactured using ADVANCED Low POWER Schottky TECHNOLOGY and is compatible with all ON SEMICONDUCTOR TTL families. 樓主似乎要補很多課：PC104總線標準，邏輯電路選型，電路抗干擾設(shè)計，工控…… |
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| 11樓： | >>參與討論 |
| 作者： 農(nóng)民講習(xí)所 于 2006/1/4 14:52:00 發(fā)布：
90%是AEN沒接入譯碼電路的問題 AEN是控制DMA期間不影響外部地址譯碼的信號，如果不接，就會出現(xiàn)樓主的問題，還有類似接打印機出現(xiàn)亂碼問題。是ISA總線應(yīng)用中最容易犯錯誤的地方。 |
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