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cpld或fpga的晶振一定要接入全局時鐘引腳嗎?和接在普通IO的區(qū)別 |
| 作者：jiaojian 欄目：EDA技術(shù) |
cpld或fpga的晶振一定要接入全局時鐘引腳嗎?和接在普通IO的區(qū)別是什么？ 一定要用 有源晶振嗎？謝謝 |
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| 作者： ztg33333 于 2005/12/15 17:12:00 發(fā)布：
我和你同樣的疑問 我計劃試制電路板選焊有源晶振如果無源晶振可以的話。另外我還想請教一個問題就是下載線的排序和插針管腳的定義，就是TMS，TDI，TDO，TCK等對應(yīng)在電路板插針的位置，如果哪位兄弟能給傳下原理圖更不盛感激。ztg33333@163.com |
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| 作者： xuanzhu 于 2005/12/15 18:32:00 發(fā)布：
區(qū)別大著呢 全局時鐘引腳的電路是經(jīng)過優(yōu)化的，如果不用全局時鐘引腳，你的系統(tǒng)時序根本得不到保障，另外晶振必須是有源的，因為fpga/cpld內(nèi)部沒有無源晶振的啟動電路 |
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| 作者： jiaojian 于 2005/12/15 21:35:00 發(fā)布：
可能是 初學(xué)扎練 可能是 初學(xué)扎練 不懂xuanzhu說的“如果不用全局時鐘引腳，你的系統(tǒng)時序根本得不到保障“意思。 還是表示感謝。能否給與更詳細地解釋？ |
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| 作者： xuanzhu 于 2005/12/16 15:47:00 發(fā)布：
因為全局時鐘那部分clktree電路是經(jīng)過優(yōu)化的 能保證你整個電路的時序，而一般的IOB在采樣時鐘頻率較高時如果用作其輸入，電路時序是得不到保證的，就像做綜合的時候，時鐘電路要分開單獨處理一樣 |
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| 作者： 雷風(fēng) 于 2005/12/16 22:56:00 發(fā)布：
主控時鐘腳如果是樹的軀體 那么其他管腳可能只能位于某片樹葉的位置 時鐘是要游遍整個電路結(jié)構(gòu)的 你說是從樹干游遍整棵樹好，還是從某片樹葉開始游遍整棵樹好？ |
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| 7樓： | >>參與討論 |
| 作者： jiaojian 于 2005/12/18 13:29:00 發(fā)布：
謝謝 xuanzhu 還有 雷風(fēng) 了 啥也不說了 謝謝啊 |
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| 8樓： | >>參與討論 |
| 作者： 嘿嘿 于 2010/8/2 19:54:34 發(fā)布：
謝謝了 受教了 我也有類似的問題 |
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