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本科生CADENCE入門問題。 |
| 作者：calven303 欄目：EDA技術 |
在做時序分析的時候，之前做了一個RC EXTRCTION 根 GENERATE WIRE-LOAD MODEL，時序分析是不是就是以這個為基礎做的，還有一個SLACK的問題，也不是很清楚，TIMING OPTIMATION都有什么方法，我照著實驗步驟做的時候也沒有說用什么方法，還有就是CLOCK TREE 不知道是什么意思。總之，麻煩高手吧TIMING這一塊給簡單的介紹一下一般地流程。多謝！ |
| 2樓： | >>參與討論 |
| 作者： calven303 于 2005/11/29 22:35:00 發(fā)布：
用的是ENCOUNTER |
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| 3樓： | >>參與討論 |
| 作者： 魔幻季節(jié) 于 2005/12/5 20:25:00 發(fā)布：
我不是很了解~ 呵呵~我不是這了解這個東東~ 但我看了還是想發(fā)言！：P |
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| 4樓： | >>參與討論 |
| 作者： picklas 于 2005/12/12 10:54:00 發(fā)布：
re 首先，信號完整性分析需要器件的ibios MODEL，電路的拓撲結構，你說的參數是選項，不知道你的版本是多少，但是，一般流程都是，建立模型后，設置需要分析的參數范圍，步進，已知的參數，仿真，觀看結構，建立約束。 |
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