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FPGA在配置前的IO口呈現(xiàn)什么狀態(tài)？ |
| 作者：tg.liu 欄目：EDA技術(shù) |
如題，謝謝！ |
| 2樓： | >>參與討論 |
| 作者： ping2066 于 2005/11/25 16:32:00 發(fā)布：
高電平 配置好后是低電平。 |
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| 3樓： | >>參與討論 |
| 作者： tg.liu 于 2005/11/26 13:38:00 發(fā)布：
是高電平還是高阻態(tài)？ 配置后應(yīng)該該由配置代碼決定吧？！ |
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| 4樓： | >>參與討論 |
| 作者： xg1982_82 于 2005/11/30 11:28:00 發(fā)布：
呵呵 配置前的是弱上拉（weak pull up）狀態(tài)， |
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| 5樓： | >>參與討論 |
| 作者： tg.liu 于 2005/11/30 13:12:00 發(fā)布：
謝謝各位！ |
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| 6樓： | >>參與討論 |
| 作者： qjy_dali 于 2005/12/2 19:04:00 發(fā)布：
一般是高阻，當(dāng)有些可以設(shè)置上拉有效 還是要看具體的型號 |
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