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FPGA的時鐘應該怎么設(shè)計呢 |
| 作者：saite136 欄目：EDA技術(shù) |
用的是ALTERA的EP1K50,不知道時鐘頻率在什么范圍之內(nèi)，也不知道怎么設(shè)定 |
| 2樓： | >>參與討論 |
| 作者： 雷風 于 2005/11/26 13:23:00 發(fā)布：
這應該取決于你的設(shè)計吧 |
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| 3樓： | >>參與討論 |
| 作者： lmj928 于 2005/11/27 23:56:00 發(fā)布：
re 最高可跑到250MHZ |
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