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用VHDL設(shè)計(jì)CPLD時(shí)，如何產(chǎn)生延時(shí)？ |
| 作者：zxchit 欄目：單片機(jī) |
類似于單穩(wěn)態(tài)觸發(fā)器74LS122的屬性。例如，當(dāng)檢測(cè)到信號(hào)上升沿時(shí)，產(chǎn)生一個(gè)寬度為1us的一個(gè)正脈沖。stable屬性以及wait on和wait for不能夠被綜合吧。有其它可使用的實(shí)際指令嗎？ |
| 2樓： | >>參與討論 |
| 作者： skycanny 于 2005/10/24 8:32:00 發(fā)布：
re 延時(shí)產(chǎn)生的方法： 1.通過高速時(shí)鐘驅(qū)動(dòng)的移位寄存器 2.門延時(shí)，但是可控性差 * - 本貼最后修改時(shí)間：2005-10-24 8:34:15 修改者：skycanny |
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| 3樓： | >>參與討論 |
| 作者： zxchit 于 2005/10/24 11:17:00 發(fā)布：
這樣還需要額外的時(shí)鐘啊 你的思路我明白，但是高速時(shí)鐘就不得不外加了。 |
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