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弱問：VHDL VS Verilog HDL，學(xué)哪個好啊? |
| 作者：珊瑚蟲 欄目：ARM技術(shù) |
市面上好像VHDL的書比較多，Verilog HDL書比較少 不過我買了一本講VHDL的書，感覺學(xué)起來比較費勁，好繁瑣啊 聽說Verilog HDL是類似C，C我還是比較熟的，而且我自己本身主要是做軟件， 不太想在硬件設(shè)計上花太多時間，所以請問諸位，我是不是應(yīng)該學(xué)習(xí)verilog HDL��？ 謝先 * - 本貼最后修改時間：2005-9-10 17:18:29 修改者：珊瑚蟲 |
| 2樓： | >>參與討論 |
| 作者： flyfei 于 2005/9/11 11:06:00 發(fā)布：
re: 暈－－－要看學(xué)了哪個有用，告訴你９８％的可能是Ｖｅｒｉｌｏｇ。 不過別指望學(xué)好Ｃ就好學(xué)Ｖｅｒｉｌｏｇ，軟、硬件編程思想差很多，很少有人兩者兼?zhèn)涞模ㄎ业囊馑疾恢皇菚䦟�，而是要寫好）�?br> |
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| 3樓： | >>參與討論 |
| 作者： 珊瑚蟲 于 2005/9/11 11:19:00 發(fā)布：
re 謝謝flyfei |
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| 4樓： | >>參與討論 |
| 作者： lincd 于 2005/9/15 23:32:00 發(fā)布：
Verilog 入門比較快，但想精通難！ |
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| 5樓： | >>參與討論 |
| 作者： zml7758 于 2005/9/16 8:48:00 發(fā)布：
還是Verilog好啊 |
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| 6樓： | >>參與討論 |
| 作者： hbgg 于 2005/9/16 13:51:00 發(fā)布：
人的精力是有限的，怎么容易怎么來,Ｖｅｒｉｌｏｇ |
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| 7樓： | >>參與討論 |
| 作者： 珊瑚蟲 于 2005/9/16 19:46:00 發(fā)布：
re 各大論壇上比較常見的是關(guān)于VHDL的討論，而且我已經(jīng)學(xué)了一點VHDL了，不想換了，呵呵。 用VHDL實現(xiàn)四個計數(shù)器和一個鍵盤掃描電路應(yīng)該問題不大吧,芯片選用EPM7128,處理器是44b0，哪位有做過類似課題的朋友可否提點建議，現(xiàn)在對于44b0+cpld如何實現(xiàn)上面兩個功能不是很清楚 謝先 |
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| 8樓： | >>參與討論 |
| 作者： hiberhe 于 2005/9/16 22:54:00 發(fā)布：
我覺得VHDL好學(xué) 以前學(xué)VHDL,覺得和VB差不多,很形象很直觀,格式也很整齊. 現(xiàn)在學(xué)verilog HDL看覺很別扭!有人說它像C,哪像了!預(yù)處理用`而不是#,一堆begin end,一點也沒有{}那么爽! 總之我覺得,對我來說,還是VHDL好學(xué),還是VHDL整齊! 不過,現(xiàn)在的確是用verilog更多一些... |
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| 9樓： | >>參與討論 |
| 作者： weiganglnu 于 2005/9/17 10:20:00 發(fā)布：
與VHDL和Abel HDL相比看起來像C |
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| 10樓： | >>參與討論 |
| 作者： qianlong30 于 2005/9/17 22:25:00 發(fā)布：
Verilog 入門比較快 |
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| 11樓： | >>參與討論 |
| 作者： qjy_dali 于 2005/9/17 23:44:00 發(fā)布：
兩個都會的人才有發(fā)言權(quán)，我只會VHDL |
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| 12樓： | >>參與討論 |
| 作者： sasinop 于 2005/9/19 10:00:00 發(fā)布：
我兩個都看 感覺查不多 記住啊 你寫的不是程序啊 你是在描述電路的 好好努力 做FPGA 呢 看VHDL 做IC 設(shè)計呢 看 VERILOG 呵呵 |
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| 13樓： | >>參與討論 |
| 作者： vinhao 于 2005/9/20 12:42:00 發(fā)布：
不準備客氣 如果用猶豫的時間拿來學(xué)一種語言的話，也許你已經(jīng)就學(xué)會了一樣了 。 自己體會過就知道 |
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| 14樓： | >>參與討論 |
| 作者： 珊瑚蟲 于 2005/9/20 17:21:00 發(fā)布：
re 非常贊同vinhao所說，我就有這個毛病,呵呵 |
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