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我想在Xilinx的CPLD外部管腳輸入時(shí)鐘脈沖。。。 |
| 作者：etiller 欄目：EDA技術(shù) |
我想將晶振的脈沖送入CPLD的時(shí)鐘管腳，記得要送入GCK1/GCK2或者是GCK3，那么對(duì)該管腳進(jìn)行脈沖計(jì)數(shù)的話該怎么辦呢？ |
| 2樓： | >>參與討論 |
| 作者： 吳明詩(shī) 于 2005/8/30 11:24:00 發(fā)布：
不是很懂你的意思 always@( posedge clk) con<=con+1; |
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| 3樓： | >>參與討論 |
| 作者： etiller 于 2005/8/30 11:33:00 發(fā)布：
這樣 我在外部加一個(gè)1M的有源晶振，該有源晶振輸出的波形送給GCK1引腳，在CPLD內(nèi)部，我想在某一個(gè)外部輸入引腳有信號(hào)（處理器給的信號(hào)）的情況下，馬上對(duì)GCK1引腳輸入的脈沖進(jìn)行計(jì)數(shù)，當(dāng)計(jì)滿10個(gè)脈沖后將某個(gè)輸出管腳電平取反，問(wèn)題是為了實(shí)現(xiàn)該功能除了給GCK1管腳加脈沖外，還需不需要?jiǎng)e的軟硬件設(shè)置？就是說(shuō)GCK1管腳當(dāng)作普通IO口的話我用起來(lái)沒(méi)問(wèn)題，如果當(dāng)作時(shí)鐘輸入端的話需要做些什么工作呢？其中的原理我不太明白。。。多謝幫忙�。�！ |
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| 4樓： | >>參與討論 |
| 作者： 吳明詩(shī) 于 2005/8/30 11:56:00 發(fā)布：
gclk就是時(shí)鐘輸入呀，當(dāng)普通io有問(wèn)題 工具自己給你分配到那里（gclk); |
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| 5樓： | >>參與討論 |
| 作者： etiller 于 2005/8/30 13:19:00 發(fā)布：
也就是說(shuō)給GCLK連接上外部晶振之后 在程序里面就可以直接對(duì)該管腳進(jìn)行脈沖計(jì)數(shù)了？ |
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| 6樓： | >>參與討論 |
| 作者： 吳明詩(shī) 于 2005/8/30 13:26:00 發(fā)布：
哎哎 你不知道可編程器件的管腳需要分配么，不樂(lè)意自己分配，那你就用工具自己產(chǎn)生的吧。你看看最后這個(gè)需要計(jì)數(shù)的輸入被分配到了那個(gè)管腳，你就把你要計(jì)數(shù)的那個(gè)信號(hào)接在那一個(gè)上面。按你說(shuō)的看來(lái)，會(huì)被分配到gclk1. 剛開(kāi)始多看看資料 |
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| 7樓： | >>參與討論 |
| 作者： etiller 于 2005/8/31 12:58:00 發(fā)布：
分配管腳我倒是知道 我在PACE中看到了GCLK的位置，我的意思是在GCLK1管腳外部接個(gè)有源晶振，給這個(gè)管腳起個(gè)名字，然后就可以用軟件對(duì)該管腳的脈沖進(jìn)行計(jì)數(shù)了？ |
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| 8樓： | >>參與討論 |
| 作者： 吳明詩(shī) 于 2005/8/31 13:19:00 發(fā)布：
可以這么說(shuō) |
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| 9樓： | >>參與討論 |
| 作者： etiller 于 2005/9/1 13:07:00 發(fā)布：
已經(jīng)出來(lái)了 在不分配管腳的時(shí)候，默認(rèn)的GCK引腳即為全局時(shí)鐘輸入端，外部接上時(shí)鐘后，在軟件中直接對(duì)該引腳的脈沖進(jìn)行計(jì)數(shù)就能實(shí)現(xiàn)各種分頻 |
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