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電子元器件

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技術(shù)資料

初學(xué)，提一個(gè)比較稚嫩的問題：

作者：sailorljg　欄目：EDA技術(shù)

初學(xué)，提一個(gè)比較稚嫩的問題：
為什么我所看到的VHDL實(shí)際應(yīng)用程序與書上的語(yǔ)法格式不一樣呢？
如下面的應(yīng)用程序：
MODULE    tux(io,data,
            dz,en,iog,
            clock,F250,fin,
            i2c,i2d,
            i2do,i2co,
            datout,tcs,
            jsout,fout,zf,
            dat_inout,
            wr,rd,fqud,wclk,
            by,cs,sel
            );

    input            en,sel;
    input    [1:0]    dz;
//    input            dz1;
    input            iog;
    input            cs;
    input            i2d,i2c;
    input            F250,clock,fin;
    input            rd,wr;
    input    [3:0]        data;
    input    [11:0]    io;

    OUTPUT    [2:0]    by;
    OUTPUT            fqud,wclk;
    OUTPUT            jsout,fout,zf;
    OUTPUT            i2do,i2co;
    OUTPUT    [7:0]    datout;
    OUTPUT    [3:0]    tcs;
    inout    [7:0]   dat_inout;
    reg     [11:0]    datbuf;
    reg        [3:0]    tcs;
    wire            rcs;
    wire            wcs;
    //reg            wdz1,wdz2,rdz1,rdz2;
    reg        [7:0]    datout;
    reg        [2:0]    by;

    reg [3:0] hdat,ldat;
    reg fin_reg;



/*always
    begin
    case(dz[1:0])
    2'b00:
        begin
        wdz1<=1'b1;
        wdz2<=1'b0;
        rdz1<=1'b0;
        rdz2<=1'b0;
        end
    2'b01:
        begin
        wdz1<=1'b0;
        wdz2<=1'b1;
        rdz1<=1'b0;
        rdz2<=1'b0;
        end
    2'b10:
        begin
        wdz1<=1'b0;
        wdz2<=1'b0;
        rdz1<=1'b1;
        rdz2<=1'b0;
        end
    2'b11:
        begin
        wdz1<=1'b0;
        wdz2<=1'b0;
        rdz1<=1'b0;
        rdz2<=1'b1;
        end
        endcase
    end
*/
always    @(iog or io)
    begin
        if(iog==0) datbuf<=io;
    end

always    @(datbuf[3:0])
    begin
    case(datbuf[3:0])
    4'b0001:
        begin
        tcs[3:1]=3'b000;
        tcs[0]=1'b1;
         end
    4'b0010:
        begin
        tcs[3:2]=2'b00;
        tcs[0]=1'b0;
        tcs[1]=1'b1;
        end
    4'b0100:
        begin
        tcs[0]=1'b0;
        tcs[1]=1'b0;
        tcs[3]=1'b0;
        tcs[2]=1'b1;
        end
    4'b1000:
         begin
         tcs[2:0]=3'b000;
         tcs[3]=1'b1;
         end
    default:tcs[3:0]=4'h00;
    endcase
    end

always @(rcs or dat_inout)
    begin
    if(rcs)
        begin
            datout<=dat_inout;
        end
    end

    always @(dz[1])
    begin

2樓：	>>參與討論
作者： zl_2003 于 2005/8/12 9:22:00 發(fā)布：是Verilog HDL 這個(gè)是Verilog HDL 不是VHDL 語(yǔ)法格式比VHDL 稍簡(jiǎn)單些

參與討論

請(qǐng)教？

各位能說一下單片機(jī)和pld的區(qū)別嗎？

用EPM7128作SPI和AD7730以及MAX531通訊中脈沖振鈴問題

問一個(gè)弱弱的問題

免費(fèi)注冊(cè)為維庫(kù)電子開發(fā)網(wǎng)會(huì)員，參與電子工程師社區(qū)討論，點(diǎn)此進(jìn)入

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初學(xué)，提一個(gè)比較稚嫩的問題：

初學(xué)，提一個(gè)比較稚嫩的問題：