|
|||||||||||
| 技術交流 | 電路欣賞 | 工控天地 | 數(shù)字廣電 | 通信技術 | 電源技術 | 測控之家 | EMC技術 | ARM技術 | EDA技術 | PCB技術 | 嵌入式系統(tǒng) 驅(qū)動編程 | 集成電路 | 器件替換 | 模擬技術 | 新手園地 | 單 片 機 | DSP技術 | MCU技術 | IC 設計 | IC 產(chǎn)業(yè) | CAN-bus/DeviceNe |
請教CPLD的時鐘管腳 |
| 作者：wp84124 欄目：技術交流 |
對于外部的上身沿信號(在VHDL里用rising_edge(**）表示），是不是必須接CPLD的時鐘端，還是可以接任意的IO口呢？ |
| 2樓： | >>參與討論 |
| 作者： liudewei 于 2005/8/7 14:41:00 發(fā)布：
任意的輸入IO腳 |
|
| 3樓： | >>參與討論 |
| 作者： lwsmile 于 2005/8/7 14:43:00 發(fā)布：
呵呵!頂一下! 請高手來指教一下吧! 這個問題我前2天也遇到了! |
|
| 4樓： | >>參與討論 |
| 作者： lwsmile 于 2005/8/7 14:44:00 發(fā)布：
任意的輸入IO腳可是會報錯啊! |
|
| 5樓： | >>參與討論 |
| 作者： wp84124 于 2005/8/7 14:53:00 發(fā)布：
請教CPLD的時鐘管腳 我的也報錯了，但是ignore以后可以編譯通過 但是目前最后的程序硬件測試還有問題，不知道 是不是與這個有關 |
|
| 6樓： | >>參與討論 |
| 作者： liudewei 于 2005/8/7 15:24:00 發(fā)布：
該信號是敏感量，使用此函數(shù)時不能在其他敏感信號處理內(nèi)使用！ 就是說你不能 if rising_edge（s1）then 。。。 if rising_edge（s2) then ... end if 。。。 end if |
|
| 7樓： | >>參與討論 |
| 作者： wp84124 于 2005/8/7 15:38:00 發(fā)布：
請教CPLD的時鐘管腳 我的這2個語句是分開的 |
|
| 8樓： | >>參與討論 |
| 作者： liudewei 于 2005/8/7 15:40:00 發(fā)布：
信號在PROCESS（敏感量列表）中嗎？ |
|
| 9樓： | >>參與討論 |
| 作者： wp84124 于 2005/8/7 15:44:00 發(fā)布：
請教CPLD的時鐘管腳 在的，是在同一個PROCESS中 2個if語句分開 |
|
| 10樓： | >>參與討論 |
| 作者： liudewei 于 2005/8/7 15:45:00 發(fā)布：
另建一個PROCESS吧 |
|
| 11樓： | >>參與討論 |
| 作者： wp84124 于 2005/8/7 15:56:00 發(fā)布：
請教CPLD的時鐘管腳 我現(xiàn)在分成2個PROCESS 一個PROCESS里是clk 另一個是start(一個敏感量） 不過還是會出現(xiàn)原來的那個問題，編譯的時候出現(xiàn)： error:illegal assignment-global 'start' clock on pin 24 |
|
| 12樓： | >>參與討論 |
| 作者： liudewei 于 2005/8/7 16:12:00 發(fā)布：
start是IN 信號嗎？你使用的是哪個開發(fā)系統(tǒng)？ |
|
| 13樓： | >>參與討論 |
| 作者： wp84124 于 2005/8/7 16:17:00 發(fā)布：
請教CPLD的時鐘管腳 ALTERA的EPM7128SLC-15 用的是MAXPLUSII10.0 我現(xiàn)在把start接到clk1上就不報錯了 |
|
| 14樓： | >>參與討論 |
| 作者： woymoon 于 2005/8/8 8:34:00 發(fā)布：
任意腳！ 編譯的時候一般推薦你用時鐘引腳，但是任意輸入腳都可以用，另如果時鐘信號不多的話，推薦用全局時鐘引腳，那樣cpld內(nèi)部布線效率會高些。 |
|
| 15樓： | >>參與討論 |
| 作者： dpjmxd 于 2005/8/10 15:30:00 發(fā)布：
隨便一個I/O都可以 如果是Ver_HDL 使用always(上升沿即可) |
|
|
|
| 免費注冊為維庫電子開發(fā)網(wǎng)會員，參與電子工程師社區(qū)討論，點此進入 |
Copyright © 1998-2006 m.58mhw.cn 浙ICP證030469號 |