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一個(gè)vhdl程序的問題 |
| 作者：windirl 欄目：EDA技術(shù) |
LIBRARY ieee; USE ieee.std_logic_1164.all,IEEE.std_logic_unsigned.all; ENTITY decide IS PORT ( c0 : IN STD_LOGIC; start : IN STD_LOGIC; addr : OUT STD_LOGIC_VECTOR(14 downto 0); clkselout : out std_logic; ); END decide; ARCHITECTURE addrdecide_architecture OF decide IS signal clksel : std_logic; signal addrtemp1 : std_logic_vector(14 downto 0); BEGIN addrgen : PROCESS(c0,start) begin clkselout<=clksel; if(start'event and start='1') then clksel<='0'; end if; if(c0'event and c0='1') then if(addrtemp1<10) then addrtemp1<=addrtemp1+1; elsif(addrtemp1=10) then clksel<='1'; ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ 應(yīng)該是addrtemp1加到十的時(shí)候，addr變成１０同時(shí)，clkselout輸出也就是clksel 變成１但是仿真結(jié)果是addr為９的時(shí)候，clkselout的輸出就是１了，為什么啊 end if; addr<=addrtemp1; end if; end PROCESS addrgen; END addrdecide_architecture; |
| 2樓： | >>參與討論 |
| 作者： tree104 于 2005/7/24 13:25:00 發(fā)布：
把clkselout<=clksel;移到倒數(shù)第四行。。 |
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