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請教：PLL電路設計的問題 |
| 作者：雪鐘菲 欄目：通信技術(shù) |
請問：因需要設計PLL電路,其參考頻率有石英晶體振蕩器提供，若設計輸出為2G左右的PLL，用多少的分頻合適呢？石英晶體振蕩器該怎么選擇呢？ 懇請高手指教！ |
| 2樓： | >>參與討論 |
| 作者： iQanalog 于 2005/7/17 13:34:00 發(fā)布：
問題不夠具體 你以前不是這樣的，這回太急了吧？ 詳細點，具體點。別讓我們象狗拿耗子那樣，下不了手。 |
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| 3樓： | >>參與討論 |
| 作者： 雪鐘菲 于 2005/7/17 15:25:00 發(fā)布：
呵呵，不好意思~ 看來樓上的幫我解過問題哦~呵呵~謝了先~ 我也是剛剛接觸這個東東，需要設計一個2G的PLL，相位噪聲要求很高，其他具體的要求都沒有，我想就先嚴格要求一下，往高標準設計，也許就當畢業(yè)設計了，呵呵~~是沒怎么說明白，因為我也不很明白，呵呵~ 其實就是想要設計2G的PLL，我想除了VCO的設計，分頻器設計不是依賴于作為參考輸入的石英晶體振蕩器的頻率嗎？我想知道2G這么高的頻率，大概應該選擇多大的分頻。所以想知道晶振大概選多大的頻率進行下一步的設計規(guī)劃阿~ 不知道這次說明白了沒有~呵呵~~ 當然阿，也請設計過PLL IC的大蝦們不惜賜教~設計流程什么的也指導一下吧~ 謝謝了~~ |
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| 4樓： | >>參與討論 |
| 作者： iQanalog 于 2005/7/17 17:11:00 發(fā)布：
什么時候解過什么題我也記不得了，最少有大半年了吧 我是看到你是半個“熟人”才進來的，這邊我來得很少的。不熟嘛 我不怎么熟悉PLL，但從過程上看，應當自己先篩選一些頻率適當?shù)腎C，之后征詢大家的意見比較合適。當然，要是碰上熟悉的，也算幸運了。不過，畢業(yè)設計我認為是培養(yǎng)自己獨立辦事能力的過程，要設法珍惜珍惜再珍惜。現(xiàn)在辛苦一點是非常有好處的。 呵呵，不知道你還是學生，從過去的帖子印象，我還以為你是工作了，有一定經(jīng)驗的那種呢!! |
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| 5樓： | >>參與討論 |
| 作者： 雪鐘菲 于 2005/7/20 11:24:00 發(fā)布：
:-) |
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