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VHDL程序編譯的時候出現(xiàn)這個warning有沒有關(guān)系啊 |
| 作者：windirl 欄目：EDA技術(shù) |
編譯環(huán)境Quartus II 4.0 Warning: CIRCUIT may not operate. Detected 8 non-operational path(s) clocked by clock clk with clock skew larger than data delay. See Compilation Report for details. Complilation Report中Clock Hold是這么說的 Min Delay From To Not operational: Clock Skew > Data Delay pllle~reg0 plldata~reg0 From Clock To Clock clk clk 但是時序仿真的結(jié)果是對的 請教大嚇,這樣子得到的仿真結(jié)果正確嗎 |
| 2樓： | >>參與討論 |
| 作者： picklas 于 2005/7/16 23:14:00 發(fā)布：
re 你這是時序的問題，不是邏輯上的問題，可能在高速處理時有問題，辦法一個是調(diào)整一下邏輯結(jié)構(gòu)，或者加約束。 |
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| 3樓： | >>參與討論 |
| 作者： windirl 于 2005/7/17 10:03:00 發(fā)布：
繼續(xù)請教 Complilation Report中的Clock Hold的問題是不是這樣: 時鐘傳輸所用的時間大于數(shù)據(jù)傳輸所用的時間,所以減少了Clock Hold的時間. |
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| 4樓： | >>參與討論 |
| 作者： PICKLAS 于 2005/7/17 13:28:00 發(fā)布：
RE 時鐘的建立和保持時間的關(guān)系，是根據(jù)實際的需要策劃的，如果你是輸出，你就要考慮后面的器件的信號建立時間和pcb的時延來確定的。 |
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