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仿真DA時庫里沒有理想AD怎么辦？ |
| 作者：lwp1982 欄目：模擬技術(shù) |
做的是12位DA，但把整個電路圖畫好之后才發(fā)現(xiàn)庫里只有8位理想AD，有什么其他方法可以實現(xiàn)12位理想AD么？我用的是Cadence spectre |
| 2樓： | >>參與討論 |
| 作者： asunmad 于 2005/6/26 10:10:00 發(fā)布：
自己用受控源搭一個，或者用veriloga寫一個。 |
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| 3樓： | >>參與討論 |
| 作者： lwp1982 于 2005/6/26 20:18:00 發(fā)布：
知道了 今天去問了老師，可以直接用veriloga編一個，模仿原來8位的算法就行了 |
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| 4樓： | >>參與討論 |
| 作者： lwp1982 于 2005/7/13 9:22:00 發(fā)布：
to asunmad 我用cadence hspiceS仿真，結(jié)果老師說這個和veriloga不兼容，不知道怎么回事，也就是說不能用原來庫里面veriloga編的理想AD了 想請教一下如何用受控源搭呢？ |
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| 5樓： | >>參與討論 |
| 作者： flushrat 于 2005/7/13 12:50:00 發(fā)布：
仿真DA時庫里沒有理想AD怎么辦？ I think use E and G element can realize an ideal AD. D[n]= Vs>Vref ? 1:0 D[n-1]=(2*(Vs-D[n]*Vref))>vref) ? 1:0 ...... Use E element to realize compar, subtration and multiplication by 2, Use G element to realize multiplication For example: Esourcen Dn 0 Vin Vref 10000 max=1 min=0 |
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| 6樓： | >>參與討論 |
| 作者： lwp1982 于 2005/7/13 13:04:00 發(fā)布：
what is E and G? thanks |
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| 7樓： | >>參與討論 |
| 作者： asunmad 于 2005/7/14 15:11:00 發(fā)布：
E元件基本就是VCVS（其實還可以更多），G元件就是VCCS |
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