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用Verilog在QuartusII上的仿真問題。

作者：宋大明　欄目：EDA技術

用Verilog在QuartusII上的仿真問題。
我編寫了一個verilog程序在quartusII上仿真，有一個8bits的輸入data[7:0]信號。仿真后出現(xiàn)警告：data[7:0] input pins that do not drive LOGIC.
    然后我查看RTL圖形，發(fā)現(xiàn)確實data[7:0]沒有接入電路，應該是虛接了。
    這種情況不知怎么解決。
    請教高手指點！謝謝

* - 本貼最后修改時間：2005-7-10 15:15:31 修改者：宋大明

2樓：	>>參與討論
作者： xjg1111 于 2005/7/11 8:24:00 發(fā)布： re 這種應該是程序問題。編譯后你同時也會發(fā)現(xiàn)，這部分虛接的電路已經(jīng)被優(yōu)化掉了（從占用的資源上可以看出）。仔細看看程序應該能看出問題。

3樓：

>>參與討論

作者：宋大明于 2005/7/11 17:33:00 發(fā)布：

謝謝！我貼出程序，大家?guī)臀铱纯础＃–RC校驗，還沒完全）
MODULE CRC_16(crc_reg,d1,clk,reset,lsb,msb);
   OUTPUT  [15:0]  crc_reg;
   OUTPUT          lsb,msb;
   input   [7:0]   d1;  //
   input           clk,reset;

   reg     [15:0]  crc_reg;
   reg             lsb,msb;
   reg     [3:0]   count;
   reg     [7:0]   d;
   reg     [7:0]   d1;
   reg     [15:0]  poly;
   parameter   polynomial=16'h8005;
   always@(posedge clk or posedge reset)
      if(reset) begin
              crc_reg<=16'hffff;
              count<=4'b0000;
                end
      else begin
           if(count==8)
           count<=0;
           else begin
              d<=d1;   //
              count<=count+1'b1;
              crc_reg[0]<=crc_reg[0]^d[0];
              lsb<=crc_reg[0];
              crc_reg[1]<=crc_reg[1]^d[1];
              crc_reg[2]<=crc_reg[2]^d[2];
              crc_reg[3]<=crc_reg[3]^d[3];
              crc_reg[4]<=crc_reg[4]^d[4];
              crc_reg[5]<=crc_reg[5]^d[5];
              crc_reg[6]<=crc_reg[6]^d[6];
              crc_reg[7]<=crc_reg[7]^d[7];
              crc_reg[14:0]<=crc_reg[15:1];
              msb<=crc_reg[15];


            if(lsb)
               begin
               poly<=polynomial;
               crc_reg[0]<=crc_reg[0]^poly[0];
               crc_reg[1]<=crc_reg[1]^poly[1];
               crc_reg[2]<=crc_reg[2]^poly[2];
               crc_reg[3]<=crc_reg[3]^poly[3];
               crc_reg[4]<=crc_reg[4]^poly[4];
               crc_reg[5]<=crc_reg[5]^poly[5];
               crc_reg[6]<=crc_reg[6]^poly[6];
               crc_reg[7]<=crc_reg[7]^poly[7];
               crc_reg[8]<=crc_reg[8]^poly[8];
               crc_reg[9]<=crc_reg[9]^poly[9];
               crc_reg[10]<=crc_reg[10]^poly[10];
               crc_reg[11]<=crc_reg[11]^poly[11];
               crc_reg[12]<=crc_reg[12]^poly[12];
               crc_reg[13]<=crc_reg[13]^poly[13];
               crc_reg[14]<=crc_reg[14]^poly[14];
               crc_reg[15]<=crc_reg[15]^poly[15];
               end
           end
     end
  endMODULE

4樓：	>>參與討論
作者：吳明詩于 2005/7/12 22:04:00 發(fā)布：你把reg[7:0] d1去掉試試

參與討論

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