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| 作者：windirl 欄目：EDA技術(shù) |
一個(gè)簡(jiǎn)單的stable屬性的使用,源程序如下: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity stable is PORT(a,clk : in std_logic; b : out std_logic); end stable; architecture behave of stable is begin PROCESS(clk) begin if(a'stable(5 ns)) then b<='1'; else b<='0'; end if; end PROCESS; end behave; 得到的仿真結(jié)果很奇怪,按說(shuō)a如果5ns不變,那么b就應(yīng)該是1但是仿真結(jié)果中b只是a的一個(gè)延時(shí),請(qǐng)問(wèn)為什么啊? |
| 2樓： | >>參與討論 |
| 作者： windirl 于 2005/7/9 16:48:00 發(fā)布：
如果是stable語(yǔ)句不能綜合 應(yīng)該是被忽略掉,也不應(yīng)該出現(xiàn)這個(gè)結(jié)果啊 |
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| 3樓： | >>參與討論 |
| 作者： picklas 于 2005/7/9 23:23:00 發(fā)布：
re 把你的激勵(lì)文件發(fā)出來(lái)看看 |
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