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如何將VHDL設(shè)計(jì)的電路轉(zhuǎn)化為CMOS電路？ |
| 作者：huchaoqun 欄目：IC設(shè)計(jì) |
我現(xiàn)在在做IC設(shè)計(jì)工作，公司采用原理圖設(shè)計(jì)數(shù)字電路 我覺得很原始，想先用VHDL設(shè)計(jì)，在轉(zhuǎn)化為原理圖， 行嗎？怎么轉(zhuǎn)化？謝謝大俠指點(diǎn)！ |
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| 作者： zfhustb 于 2005/3/16 23:52:00 發(fā)布：
原理圖設(shè)計(jì)數(shù)電是指門級設(shè)計(jì)？ 你說的原理圖設(shè)計(jì)數(shù)電是指門級設(shè)計(jì)還是VISUAL的行為級設(shè)計(jì)？ 如果想把VHDL 的RTL級設(shè)計(jì)轉(zhuǎn)化為門級，只要綜合一下就可以了，不過電路你是很難看懂的!! |
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| 作者： aimoie 于 2005/3/17 12:36:00 發(fā)布：
綜合嘛 綜合嘛 |
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| 4樓： | >>參與討論 |
| 作者： entertest 于 2005/3/20 9:57:00 發(fā)布：
用原理圖設(shè)計(jì)數(shù)字電路？ 工作量是不是很大啊，門多的話不是要累死人 |
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| 作者： blue1101 于 2005/4/20 12:45:00 發(fā)布：
是的 |
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| 6樓： | >>參與討論 |
| 作者： zhangbo118 于 2005/4/23 18:28:00 發(fā)布：
用Synplify綜合容易看 |
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| 7樓： | >>參與討論 |
| 作者： eqyq 于 2005/4/23 20:16:00 發(fā)布：
那中和出來的網(wǎng)表 怎樣變成版圖?用什么軟件可以? |
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| 8樓： | >>參與討論 |
| 作者： huashi911 于 2005/4/25 20:33:00 發(fā)布：
cadence cadence |
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| 9樓： | >>參與討論 |
| 作者： jacky6163 于 2005/4/26 11:16:00 發(fā)布：
.. 得用專業(yè)軟件綜合.如果要做到版圖級還得用SOCENCOUNTER |
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| 10樓： | >>參與討論 |
| 作者： dff 于 2005/4/26 17:49:00 發(fā)布：
fpga里面到底有什么？ fpga里面不是一些固定的d觸發(fā)器，lut，DRAM，高級的還有乘法器嗎？難到他們還可以再細(xì)拆成門？當(dāng)然，這些東東本來也是由門構(gòu)成的，可是既然已經(jīng)固定了，細(xì)拆有什么意義呢?是為了生成可以直接做asic的網(wǎng)表？ 還有個(gè)問題，fpga除了做rtl級設(shè)計(jì)，還可以再細(xì)致到做門級設(shè)計(jì)嗎，經(jīng)常聽人這么說，可是就是不明白什么道理 |
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| 作者： h_kidd 于 2005/5/4 15:08:00 發(fā)布：
回復(fù) 綜合后只能生成門級網(wǎng)表，要生成CMOS，還要做后端處理 |
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| 12樓： | >>參與討論 |
| 作者： jqwang 于 2005/5/20 14:34:00 發(fā)布：
要教程 有沒有中文寫成的教程,看看和做一兩遍就好了,現(xiàn)在在網(wǎng)上好浪費(fèi)時(shí)間,隔靴搔癢! |
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| 13樓： | >>參與討論 |
| 作者： 求索ARM 于 2005/6/3 12:53:00 發(fā)布：
請問SOCENCOUNTER軟件哪里能搞到 ？ |
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| 14樓： | >>參與討論 |
| 作者： 求索ARM 于 2005/6/3 13:04:00 發(fā)布：
用什么軟件可以綜合成版圖設(shè)計(jì)工具可以接受的網(wǎng)表？ 用什么軟件可以綜合成版圖設(shè)計(jì)工具可以接受的網(wǎng)表？ 綜合后的網(wǎng)表的低層電路是邏輯門和觸發(fā)器，這樣可以用版圖設(shè)計(jì)工具中的CELL了 |
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