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求： 用VerilogHDL仿真 產(chǎn)生測試碼 |
| 作者：cuckoo561 欄目：集成電路 |
小弟不懂怎樣用Verilog 產(chǎn)生測試碼，找了些Verilog的書但并沒有這方面介紹。求哪位高手可否點撥一下小弟�；蛘呓榻B幾本有關(guān)的書或資料。非常感謝��！ |
| 2樓： | >>參與討論 |
| 作者： monkey1014 于 2005/5/26 19:23:00 發(fā)布：
代碼 你可以再新建一個。v文件，把原先的文件實例化， 在測試文件中，編寫自己的代碼 |
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