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一個(gè)很沒有道理的程序Verilog,10K10 EAB的異步讀寫，附圖和Code!

作者：wag　欄目：EDA技術(shù)

一個(gè)很沒有道理的程序Verilog,10K10 EAB的異步讀寫，附圖和Code!
    程序說明，以下是我寫的EAB讀寫完整的程序，程序的確很亂，不過通過了仿真，可是很多東西我自己都不明白為什么，如果哪位DX有時(shí)間可以仿真看看。
    以下是不明白的地方:
    這里我有兩個(gè)問題想先請教：
      問題1：
      為什么可以初始化addr而不能初始化data(最后的default分支也一樣)
                8'h00 :
             begin
                    we=1;
                    addr=0;
                    //data=0;
             end
       問題2：
       假如我把下面的分支從case分支中刪除，仿真結(jié)果也不一樣，我就不知道為什么，我看了verilog的語法是否這樣是沒有問題的，那究竟為什么呢？
                 8'h09:
             begin
                    d3=bus_data;
             end
//==========================================================================
MODULE a (wr,bus422,bus_addr,bus_data,q,a1,a2,a3,led,d1,d2,d3);

    input           wr;
    input   [5:0]   bus422;
    input   [7:0]   bus_addr;
    OUTPUT  [15:0]  q;
    OUTPUT  [7:0]   a1,a2,a3;
    OUTPUT          led;
    OUTPUT  [7:0]   d1,d2,d3;

    input   [7:0]   bus_data;

    reg     [7:0]   TEMP;
    reg     [15:0]  data;
    wire    [5:0]   address;
    reg     [5:0]   addr;
    reg             we;
    reg     [7:0]   a1,a2,a3;
    reg     [7:0]   d1,d2,d3;
    reg             led;
    reg             ab;

    assign address=we?addr:bus422;   //讀出

    lpm_ram_dq    lpm_ram_dq_component (.address (address),.data (data),.we (we),.q (q));
    defparam
        lpm_ram_dq_component.lpm_width = 16,
        lpm_ram_dq_component.lpm_widthad = 6,
        lpm_ram_dq_component.lpm_indata = "UNREGISTERED",
        lpm_ram_dq_component.lpm_address_control = "UNREGISTERED",
        lpm_ram_dq_component.lpm_outdata = "UNREGISTERED",
        lpm_ram_dq_component.lpm_hint = "USE_EAB=ON";

    always @(posedge wr)    //寫入
     begin
       case (bus_addr)
              8'h00 :
              begin
                     we<=1;
                     addr<=0;
                     //data<=0;
              end
              8'h01:
              begin
                     led<=~led;
              end
              8'h02 :
              begin
                     TEMP<=bus_data;
                     addr<=addr+1;
              end
              8'h03 :
              begin
                     data<={bus_data,TEMP}; //從單元1開始
              end

              8'h04:
              begin
                     a1<=bus_data;ab=0;
              end
              8'h05:
              begin
                     a2<=bus_data;ab=1;
              end
              8'h06:
              begin

2樓：	>>參與討論
作者： wag 于 2005/5/24 17:36:00 發(fā)布： ?? 我在ALTERA網(wǎng)站下載的FLEX 10K DATASHEET上只有沒有使用輸入寄存器的異步EAB讀寫，那么有寄存器輸入的EAB讀寫的時(shí)序圖呢?

參與討論

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