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使用ACTEL FPGA 遇到的難題 |
| 作者：bearpp 欄目：集成電路 |
最近使用ACTEL APA系列的FPGA做項目,遇到一個難題,就是同樣的RTL CODE 在APA150中運行情況良好,而在APA075中就經(jīng)常會出錯! 時鐘要求:30MHZ FPGA P&R之后的TIMER 分析: APA075 47MHz; APA150 45MHZ 不知道為什么會這樣,感覺無從下手,請有經(jīng)驗的大蝦給以指導(dǎo). |
| 2樓： | >>參與討論 |
| 作者： bearpp 于 2005/4/28 12:51:00 發(fā)布：
補充 使用的工具是 Libero IDE |
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| 3樓： | >>參與討論 |
| 作者： cyhfei 于 2005/4/28 15:48:00 發(fā)布：
綜合優(yōu)化 看看是不是綜合時，優(yōu)化不同導(dǎo)致的 |
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| 4樓： | >>參與討論 |
| 作者： bearpp 于 2005/5/8 22:43:00 發(fā)布：
修改以后仍然有問題 原來的代碼中有一個模塊是以前的舊代碼，對一些異步信號的同步做的不是很好，因此現(xiàn)在我重新修改了這個模塊，但是現(xiàn)在的問題是實際用示波器看到的波形不符合仿真的邏輯．如下： always @(sigA or sigB or data0) if(sigA) out1 = 1'b0; else if(sigB) out1 = 1'b1; else out1 = data0; always @(negedge clk or negedge rst) if(!rst) dout <= 1'b1; else dout <= out1; sigA,sigB 都是一個clk長度的脈沖，data0是clk時鐘域上的信號．實際中用示波器看到的是在sigB出現(xiàn)之前dout就變成了１．仿真的情況是符合邏輯的．非常疑惑．．．？時序上P&R之后report可以跑到43MHz,實際我只跑了30MHZ.會有問題么？？ |
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