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如何用VHDL實現(xiàn)這個簡單的時序？ |
| 作者：bluefancy 欄目：EDA技術(shù) |
要求，nWE為CLK延時12ns生成就可以，Addr由clk的下降沿開始輸出就可以，最好有個10ns以內(nèi)的延時最好！ 下面我自己寫的這個程序用 EPM7256AETC100-10的仿真結(jié)果，好像不大符合，請教高手指點，謝謝！ library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; --************************************************************ entity WS is PORT( clk: in std_logic; nWE: out std_logic; Addr: out std_logic_vector(7 downto 0) ); end WS; --************************************************************ architecture a of WS is signal Addrs: std_logic_vector(7 downto 0); begin PROCESS(clk) begin if clk'event and clk='0' then Addrs<=Addrs+1; end if; nWE<=clk after 30 ns; end PROCESS; Addr<=Addrs; end a;
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| 2樓： | >>參與討論 |
| 作者： diploma 于 2005/4/15 12:59:00 發(fā)布：
re 應(yīng)該用一個高速時鐘來產(chǎn)生這些信號，包括clk。 after語句硬件是不能實現(xiàn)的啦 |
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| 3樓： | >>參與討論 |
| 作者： leo1983 于 2005/4/15 13:04:00 發(fā)布：
re 我想知道你那個紅色的是怎么畫上去的 是在quartus中畫的還是在圖形編輯器上面畫的啊 |
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| 4樓： | >>參與討論 |
| 作者： bluefancy 于 2005/4/15 14:26:00 發(fā)布：
先用ALT+PRINTSCREEN拷屏到畫圖，再用畫圖板編輯就可以了！ |
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| 5樓： | >>參與討論 |
| 作者： bluefancy 于 2005/4/15 14:30:00 發(fā)布：
那after語句有什么用？ |
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| 6樓： | >>參與討論 |
| 作者： lifong 于 2005/4/15 17:36:00 發(fā)布：
評論 對啊! AFTER后面好象無法用硬件實現(xiàn)的吧! |
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| 7樓： | >>參與討論 |
| 作者： xly_caep 于 2005/4/16 12:02:00 發(fā)布：
fff nWE<=clk after 30 ns; 這句單獨拿出來 |
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