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這個(gè)高速AD9200中的pipeline latency是什么意思？ |
| 作者：bluefancy 欄目：EDA技術(shù) |
Pipeline Delay (Latency) The NUMBER of clock cycles between conversion initiation and the associated OUTPUT data being made available. New OUTPUT data is provided every rising edge. Pipeline Latency 3 Cycles
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| 2樓： | >>參與討論 |
| 作者： asunmad 于 2005/4/13 20:51:00 發(fā)布：
已經(jīng)解釋了呀 Latency就是“潛伏期”，當(dāng)然這里可能不該叫這個(gè)術(shù)語，可意思卻是一樣的。數(shù)據(jù)從開始轉(zhuǎn)換到它輸出所需的時(shí)鐘數(shù)。如果采集大量的數(shù)據(jù)，平均每個(gè)數(shù)據(jù)所花的時(shí)間大約是一個(gè)時(shí)鐘周期，但如果只轉(zhuǎn)換一個(gè)數(shù)據(jù)，則要花多外時(shí)鐘周期。 |
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| 3樓： | >>參與討論 |
| 作者： bluefancy 于 2005/4/13 22:17:00 發(fā)布：
對，圖上顯示每個(gè)時(shí)鐘周期轉(zhuǎn)換一次數(shù)據(jù)，但參數(shù)表里 怎么卻寫著 pipeline latency 3 cyales? 我就是這里不明白！ 謝謝！ |
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| 4樓： | >>參與討論 |
| 作者： asunmad 于 2005/4/14 7:22:00 發(fā)布：
就是說，雖然每個(gè)時(shí)鐘周期轉(zhuǎn)換一個(gè)數(shù)據(jù)， 但第一個(gè)時(shí)鐘周期轉(zhuǎn)換的數(shù)據(jù)要到第四個(gè)時(shí)鐘周期才能讀出。 |
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| 5樓： | >>參與討論 |
| 作者： bluefancy 于 2005/4/14 8:37:00 發(fā)布：
謝謝，明白了！ |
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