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一個VHDL問題 |
| 作者：momoco 欄目：EDA技術(shù) |
想實(shí)現(xiàn)這樣一個功能，輸入信號有DIR,CLK,SEL,A0,A1，輸出連到8位數(shù)據(jù)總線 內(nèi)部實(shí)現(xiàn)兩個16位計(jì)數(shù)器A和B，在DIR上升沿時把A計(jì)數(shù)器結(jié)果鎖存到兩個8位latch,并清 零A，同時計(jì)數(shù)器B開始計(jì)數(shù)，在DIR下降沿石把B計(jì)數(shù)器結(jié)果鎖存到另兩個8位latch,并清 零B，同時計(jì)數(shù)器A開始計(jì)數(shù)。SEL,A0,A1用來選擇將latch的數(shù)據(jù)送到數(shù)據(jù)總線。 現(xiàn)在問題是我無法用邊沿同時觸發(fā)一個鎖存電平和清零脈沖，也不知道有沒有更好的方 案來實(shí)現(xiàn)這個系統(tǒng)，比如只用1個計(jì)數(shù)器，2個latch? 大家討論一下吧，本來覺得挺簡單 的系統(tǒng)，用vhdl寫起來就覺得頭大。 |
| 2樓： | >>參與討論 |
| 作者： picklas 于 2005/3/17 0:19:00 發(fā)布：
re 沒覺得很麻煩，你的清零是同步的還是異步的？ |
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