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再次請(qǐng)教循環(huán)移位的問題(verilog) |
| 作者：xinyancode 欄目：EDA技術(shù) |
再次請(qǐng)教循環(huán)移位的問題(verilog) 各位高人： =================================================== 我的算法中用循環(huán)移位，原來的算法是這樣寫的，如a[15:0]做7次循環(huán)移位，重復(fù)做7次這樣的操作: a[15:0] <= { a[0], a[15:1] }; 其實(shí)每一的中間結(jié)果都沒有用，只是要用7次循環(huán)移位以后的結(jié)果。這個(gè)算法的這種寫法估計(jì)是給通用CPU處理用的吧！ 我現(xiàn)在就想: 既然中間結(jié)果都沒有用，只用最后的結(jié)果，我干脆就一次性的象下面這樣操作算了： a[15:0] <= { a[7:0], a[15:8] "}; 這樣還節(jié)省了不少時(shí)鐘，何了而不為呢？估計(jì)在資源上要多耗費(fèi)一些復(fù)制的寄存器什么吧。 不知我這樣做對(duì)不對(duì)？好還是不好？ =================================================== 請(qǐng)不吝賜教，我不勝感激！ |
| 2樓： | >>參與討論 |
| 作者： xjg1111 于 2005/1/30 15:13:00 發(fā)布：
我認(rèn)為這兩個(gè)占用的資源是一樣的 都是16個(gè)LE， 因?yàn)樽畹讓拥腞EG都是按位存的，不管你怎么移位，對(duì)于它來說都是一樣的， 你要是覺得下面那段程序?qū)τ谀惴奖悖蔷陀孟旅婺莻�(gè)！因?yàn)槭欠亲枞|發(fā)，所以不會(huì)占用更多的資源。 |
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