|
|||||||||||
| 技術(shù)交流 | 電路欣賞 | 工控天地 | 數(shù)字廣電 | 通信技術(shù) | 電源技術(shù) | 測(cè)控之家 | EMC技術(shù) | ARM技術(shù) | EDA技術(shù) | PCB技術(shù) | 嵌入式系統(tǒng) 驅(qū)動(dòng)編程 | 集成電路 | 器件替換 | 模擬技術(shù) | 新手園地 | 單 片 機(jī) | DSP技術(shù) | MCU技術(shù) | IC 設(shè)計(jì) | IC 產(chǎn)業(yè) | CAN-bus/DeviceNe |
各位大蝦，請(qǐng)問(wèn)怎樣在Quarus2中實(shí)現(xiàn)LVDS輸入（先謝過(guò)了！） |
| 作者：wolikeic 欄目：EDA技術(shù) |
I have a question about Quartus 2 as following: A pair of LVDS signal -- datain_a and datain_b -- has been connected with Stratix's I/O DIFFIO_RX1p and DIFFIO_RX1n respectively. datain_a---->DIFFIO_RX1p \__?_____ datain_b---->DIFFIO_RX1n / How can I get their final result:1 or 0? Should the LPM_Compare be used? |
| 2樓： | >>參與討論 |
| 作者： 051127 于 2005/1/10 10:45:00 發(fā)布：
共同進(jìn)步 在引腳設(shè)置屬性中將硬件與可編程芯片連接的引腳設(shè)置為L(zhǎng)VDS電平的，這個(gè)我也沒(méi)用過(guò)，LVDS引腳是不是只限制在哪幾個(gè)引腳？都不敢確認(rèn)，略知皮毛，還望高人熱心！大家共同進(jìn)步！ |
|
| 3樓： | >>參與討論 |
| 作者： jean_hz 于 2005/1/14 15:59:00 發(fā)布：
re 雖然我沒(méi)這么用過(guò)，但好象現(xiàn)在的FPGA提供這樣的引腳，比如說(shuō)是cyclone 的pll的外部時(shí)鐘輸入就是一對(duì)差分信號(hào)， |
|
| 4樓： | >>參與討論 |
| 作者： picklas 于 2005/1/15 22:33:00 發(fā)布：
re 首先你的信號(hào)應(yīng)該從專(zhuān)門(mén)的pn管腳輸入，至于差分轉(zhuǎn)單端的轉(zhuǎn)換建議你使用如下的接口程序： library UNISIM; use UNISIM.VComponents.all; component IBUFGDS_LVPECL_33 PORT( I:in std_logic;--p IB:in std_logic;--n O:out std_logic ); |
|
|
|
| 免費(fèi)注冊(cè)為維庫(kù)電子開(kāi)發(fā)網(wǎng)會(huì)員，參與電子工程師社區(qū)討論，點(diǎn)此進(jìn)入 |
Copyright © 1998-2006 m.58mhw.cn 浙ICP證030469號(hào) |