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EPM240T100C5N Datasheet

  • EPM240T100C5N

  • MAX II ISP CPLD 240, TQFP100, 240; CPLD Type:FLASH; No. of M...

  • 1035.40KB

  • 101頁(yè)

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5鈥?4
Chapter 5: DC and Switching Characteristics
Referenced Documents
Table 5鈥?1.
MAX II JTAG Timing Parameters (Part 2 of 2)
Symbol
t
JSZX
t
JSXZ
Notes to
Table 5鈥?1:
(1) Minimum clock period specified for 10 pF load on the
TDO
pin. Larger loads on
TDO
will degrade the maximum
TCK
frequency.
(2) This specification is shown for 3.3-V LVTTL/LVCMOS and 2.5-V LVTTL/LVCMOS operation of the JTAG pins. For 1.8-V
LVTTL/LVCMOS and 1.5-V LVCMOS, the t
JPSU
minimum is 6 ns and t
JPCO
, t
JPZX
, and t
JPXZ
are maximum values at 35 ns.
Parameter
Update register high impedance to valid output
Update register valid output to high impedance
Min
鈥?/div>
鈥?/div>
Max
25
25
Unit
ns
ns
Referenced Documents
This chapter references the following documents:
鈻?/div>
I/O Structure
section in the
MAX II Architecture
chapter in the
MAX II Device
Handbook
Hot Socketing and Power-On Reset in MAX II Devices
chapter in the
MAX II Device
Handbook
Operating Requirements for Altera Devices Data Sheet
PowerPlay Power Analysis
chapter in volume 3 of the
Quartus II Handbook
Understanding and Evaluating Power in MAX II Devices
chapter in the
MAX II Device
Handbook
Understanding Timing in MAX II Devices
chapter in the
MAX II Device Handbook
Using MAX II Devices in Multi-Voltage Systems
chapter in the
MAX II Device
Handbook
鈻?/div>
鈻?/div>
鈻?/div>
鈻?/div>
鈻?/div>
鈻?/div>
MAX II Device Handbook
漏 Novermber 2008 Altera Corporation

EPM240T100C5N 產(chǎn)品屬性

  • 270

  • 集成電路 (IC)

  • 嵌入式 - CPLD（復(fù)雜可編程邏輯器件）

  • MAX® II

  • 系統(tǒng)內(nèi)可編程

  • 4.7ns

  • 2.5V，3.3V

  • 240

  • 192

  • -

  • 80

  • 0°C ~ 85°C

  • 表面貼裝

  • 100-TQFP

  • 100-TQFP（14x14）

  • 托盤

  • 544-1964EPM240T100C5N-ND

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