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EPM240T100C5N Datasheet

  • EPM240T100C5N

  • MAX II ISP CPLD 240, TQFP100, 240; CPLD Type:FLASH; No. of M...

  • 101頁

  • Altera   Altera

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上傳產(chǎn)品規(guī)格書

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Chapter 5: DC and Switching Characteristics
Timing Model and Specifications
5鈥?5
Table 5鈥?1.
UFM Block Internal Timing Microparameters (Part 2 of 2)
鈥? Speed
Grade
Symbol
t
OE
t
RA
t
OSCS
Parameter
Delay from data register clock to
data register output
Maximum read access time
Maximum delay between the
OSC_ENA
rising edge to the
erase/program signal rising edge
Minimum delay allowed from the
erase/program signal going low to
OSC_ENA
signal going low
Min
180
鈥?/div>
250
Max
鈥?/div>
65
鈥?/div>
鈥? Speed
Grade
Min
180
鈥?/div>
250
Max
鈥?/div>
65
鈥?/div>
鈥? Speed
Grade
Min
180
鈥?/div>
250
Max
鈥?/div>
65
鈥?/div>
鈥? Speed
Grade
鈥? Speed
Grade
Max Unit
鈥?/div>
65
鈥?/div>
ns
ns
ns
Min Max Min
180
鈥?/div>
250
鈥?/div>
65
鈥?/div>
180
鈥?/div>
250
t
OSCH
250
鈥?/div>
250
鈥?/div>
250
鈥?/div>
250
鈥?/div>
250
鈥?/div>
ns
漏 Novermber 2008 Altera Corporation
MAX II Device Handbook

EPM240T100C5N 產(chǎn)品屬性

  • 270

  • 集成電路 (IC)

  • 嵌入式 - CPLD（復雜可編程邏輯器件）

  • MAX® II

  • 系統(tǒng)內可編程

  • 4.7ns

  • 2.5V，3.3V

  • 240

  • 192

  • -

  • 80

  • 0°C ~ 85°C

  • 表面貼裝

  • 100-TQFP

  • 100-TQFP（14x14）

  • 托盤

  • 544-1964EPM240T100C5N-ND

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