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EPM240T100C5 Datasheet

  • EPM240T100C5

  • CPLD MAX II Family 192 Macro Cells 1879.7MHz 0.18um Technolo...

  • 1035.40KB

  • 101頁(yè)

  • Altera   Altera

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2鈥?6
Chapter 2: MAX II Architecture
I/O Structure
Figure 2鈥?1
shows how a column I/O block connects to the logic array.
Figure 2鈥?1.
Column I/O Block Connection to the Interconnect
(Note 1)
Column I/O
Block Contains
Up To 4 IOEs
data_in
[3..0]
4
4
Column I/O Block
data_out
[3..0]
4
I/O Block
Local Interconnect
OE
[3..0]
4
fast_out
[3..0]
Fast I/O
Interconnect LAB Column
Path Clock [3..0]
R4 Interconnects
LAB
LAB
LAB
LAB Local
Interconnect
C4 Interconnects
LAB Local
Interconnect
LAB Local
Interconnect
C4 Interconnects
Note to
Figure 2鈥?1:
(1) Each of the four IOEs in the column I/O block can have one
data_out
or
fast_out
output, one
OE
output, and one
data_in
input.
I/O Standards and Banks
MAX II device IOEs support the following I/O standards:
鈻?/div>
鈻?/div>
鈻?/div>
鈻?/div>
鈻?/div>
3.3-V LVTTL/LVCMOS
2.5-V LVTTL/LVCMOS
1.8-V LVTTL/LVCMOS
1.5-V LVCMOS
3.3-V PCI
MAX II Device Handbook
漏 October 2008 Altera Corporation

EPM240T100C5 產(chǎn)品屬性

  • 270

  • 集成電路 (IC)

  • 嵌入式 - CPLD（復(fù)雜可編程邏輯器件）

  • MAX® II

  • 系統(tǒng)內(nèi)可編程

  • 4.7ns

  • 2.5V，3.3V

  • 240

  • 192

  • -

  • 80

  • 0°C ~ 85°C

  • 表面貼裝

  • 100-TQFP

  • 100-TQFP（14x14）

  • 托盤(pán)

  • 544-1146

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