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EPM240T100C5 Datasheet

  • EPM240T100C5

  • CPLD MAX II Family 192 Macro Cells 1879.7MHz 0.18um Technolo...

  • 101頁

  • Altera   Altera

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上傳產(chǎn)品規(guī)格書

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Chapter 2: MAX II Architecture
I/O Structure
2鈥?5
Figure 2鈥?0
shows how a row I/O block connects to the logic array.
Figure 2鈥?0.
Row I/O Block Connection to the Interconnect
(Note 1)
R4 Interconnects
C4 Interconnects
I/O Block Local
Interconnect
data_out
[6..0]
7
7
LAB
OE
[6..0]
fast_out
[6..0]
7
Row
I/O Block
data_in[6..0]
7
Direct Link
Interconnect
to Adjacent LAB
LAB Local
Interconnect
Direct Link
Interconnect
from Adjacent LAB
Row I/O Block
Contains up to
Seven IOEs
LAB Column
clock [3..0]
Note to
Figure 2鈥?0:
(1) Each of the seven IOEs in the row I/O block can have one
data_out
or
fast_out
output, one
OE
output, and one
data_in
input.
漏 October 2008
Altera Corporation
MAX II Device Handbook

EPM240T100C5 產(chǎn)品屬性

  • 270

  • 集成電路 (IC)

  • 嵌入式 - CPLD（復(fù)雜可編程邏輯器件）

  • MAX® II

  • 系統(tǒng)內(nèi)可編程

  • 4.7ns

  • 2.5V，3.3V

  • 240

  • 192

  • -

  • 80

  • 0°C ~ 85°C

  • 表面貼裝

  • 100-TQFP

  • 100-TQFP（14x14）

  • 托盤

  • 544-1146

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