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SY10ELT22ZCTR Datasheet

  • SY10ELT22ZCTR

  • DUAL TTL-to-DIFFERENTIAL PECL TRANSLATOR

  • 4頁(yè)

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DUAL TTL-to-DIFFERENTIAL
PECL TRANSLATOR
SY10ELT22
SY100ELT22
FEATURES
s
300ps typical propagation delay
s
<100ps output-to-output skew
s
Differential PECL outputs
s
PNP TTL inputs for minimal loading
s
Flow-through pinouts
s
Available in 8-pin SOIC package
DESCRIPTION
The SY10/100ELT22 are dual TTL-to-differential PECL
translators. Because PECL (Positive ECL) levels are
used, only +5V and ground are required. The small outline
8-lead SOIC package and the low skew, dual gate design
of the ELT22 makes it ideal for applications which require
the tranlation of a clock and a data signal.
The ELT22 is available in both ECL standards: the
10ELT is compatible with positive ECL 10H logic levels,
while the 100ELT is compatible with positive ECL 100K
logic levels.
PIN CONFIGURATION/BLOCK DIAGRAM
PIN NAMES
Pin
Function
Differential PECL Outputs
TTL Inputs
+5.0V Supply
Ground
Q
0
Q
0
Q
1
Q
1
1
2
PECL
3
4
TTL
8
7
6
5
V
CC
D
0
D
1
GND
Q
n
D
n
V
CC
GND
SOIC
TOP VIEW
Rev.: F
Amendment: /0
1
Issue Date: January, 1999

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