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SY10E256JC Datasheet

  • SY10E256JC

  • 3-BIT 4:1 MUX-LATCH

  • 4頁

  • MICREL   MICREL

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3-BIT 4:1
MUX-LATCH
SY10E256
SY100E256
FEATURES
s
950ps max. data to output
s
Extended 100E V
EE
range of 鈥?.2V to 鈥?.5V
s
850ps max. latch enable to output
s
Separate select controls
s
Differential outputs
s
Fully compatible with industry standard 10KH,
100K ECL levels
s
Internal 75K
鈩?/div>
input pulldown resistors
s
Fully compatible with Motorola MC10E/100E256
s
Available in 28-pin PLCC package
DESCRIPTION
The SY10/100E256 offer three 4:1 multiplexers followed
by latches with differential outputs designed for use in new,
high-performance ECL systems. Separate Select controls
are provided for the leading 2:1 mux pairs (see block
diagram).
When the Latch Enable (LEN) is at a logic LOW, the latch
is transparent and output data is controlled by the multiplexer
select controls. A logic HIGH on LEN latches the outputs.
The Master Reset (MR) overrides all other controls to set
the Q outputs LOW.
BLOCK DIAGRAM
D
0a
D
0b
D
0c
D
0d
PIN CONFIGURATION
V
CCO
18
17
16
D
1b
D
1a
D
2d
D
2c
D
2b
D
E
N R
Q
0
Q
0
SEL
1A
SEL
1B
26
27
28
1
2
3
4
25 24 23 22 21 20 19
D
2a
D
1a
D
1b
D
1c
D
1d
Q
2
Q
2
V
CC
Q
1
Q
1
V
CCO
Q
0
D
E
N R
Q
1
Q
1
SEL
2
V
EE
LEN
MR
D
1c
TOP VIEW
PLCC
J28-1
15
14
13
12
SEL
1A
SEL
1B
SEL
2
LEN
MR
PIN NAMES
Pin
D
0x
鈥揇
2x
SEL
1A
, SEL
1B
SEL
2
LEN
MR
Q
0
, Q
0
鈥換
2
, Q
2
V
CCO
Function
Parallel Data Inputs
First-stage Select Inputs
Second-stage Select Input
Latch Enable
Master Reset
Data Outputs
V
CC
to Output
V
CCO
Q
0
Rev.: C
D
0a
D
0b
D
0c
D
1d
D
0d
D
2a
D
2b
D
2c
D
2d
D
E
N R
Q
2
Q
2
5
6
7
8
9
10 11
Amendment: /1
1
Issue Date: February, 1998

SY10E256JC 產(chǎn)品屬性

  • 38

  • 集成電路 (IC)

  • 邏輯 - 信號(hào)開關(guān)，多路復(fù)用器，解碼器

  • 10E

  • 多路復(fù)用器

  • 3 x 4:1

  • 1

  • -

  • 雙電源

  • 4.2 V ~ 5.5 V

  • 0°C ~ 85°C

  • 表面貼裝

  • 28-LCC（J 形引線）

  • 28-PLCC

  • 管件

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