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SY10E175JC Datasheet

  • SY10E175JC

  • 9-BIT LATCH WITH PARITY

  • 4頁

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9-BIT LATCH
WITH PARITY
SY10E175
SY100E175
FEATURES
s
9-bit latch
s
Extended 100E V
EE
range of 鈥?.2V to 鈥?.5V
s
Parity detection/generation
s
800ps max. D to Output
s
Reset
s
Internal 75K
鈩?/div>
input pull-down resistors
s
Fully compatible with Motorola MC10E/100E175
s
Available in 28-pin PLCC package
DESCRIPTION
The SY10/100E175 are 9-bit latches. They also feature
a tenth latched output (ODDPAR) which is formed as the
odd parity of the nine data inputs (ODDPAR is HIGH if
an odd number of the inputs are HIGH).
The E175 can also be used to generate byte parity by
using D
8
as the parity-type select (L = even parity, H =
odd parity) and using ODDPAR as the byte parity output.
The LEN pin latches the data when asserted with a
logical high and makes the latch transparent when placed
at a logic low level.
BLOCK DIAGRAM
D
0
D
EN
R
Q
Q
0
PIN CONFIGURATION
D
8
V
CCO
Q
8
Q
7
V
CCO
D
5
D
6
D
7
25 24 23 22 21 20 19
26
27
28
1
2
3
4
5
6
7
8
9
10 11
18
17
Q
6
Q
5
V
CC
Q
4
Q
3
V
CCO
Q
2
bits
1鈥?
D
4
D
3
V
EE
D
8
D
EN
R
Q
Q
8
LEN
MR
D
2
TOP VIEW
PLCC
J28-1
16
15
14
13
12
D
1
V
CCO
ODDPAR
Q
0
D
EN
R
LEN
MR
Q
ODDPAR
PIN NAMES
Pin
D
0
鈥?D
8
LEN
MR
Q
0
鈥?Q
8
ODDPAR
V
CCO
Data Inputs
Latch Enable
Master Reset
Data Outputs
Parity Output
V
CC
to Output
Function
V
CCO
Q
1
Rev.: C
D
0
Amendment: /1
1
Issue Date: February, 1998

SY10E175JC 產(chǎn)品屬性

  • 38

  • 集成電路 (IC)

  • 邏輯 - 鎖銷

  • 10E

  • D 型透明鎖存器

  • 9:9

  • 標(biāo)準(zhǔn)

  • 4.2 V ~ 5.5 V

  • 1

  • 600ps

  • -

  • 0°C ~ 85°C

  • 表面貼裝

  • 28-LCC（J 形引線）

  • 28-PLCC

  • 管件

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