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CY241V08A-05 Datasheet

  • CY241V08A-05

  • MPEG Clock Generator with VCXO

  • 6頁(yè)

  • CYPRESS

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CY241V08A-05,06
MPEG Clock Generator with VCXO
Features
鈥?Integrated phase-locked loop (PLL)
鈥?Low-jitter, high-accuracy outputs
鈥?VCXO with analog adjust
鈥?3.3V operation
鈥?Compatible with MK3727 (鈥?, 鈥?)
鈥?Application compatibility for a wide variety of designs
鈥?Enables design compatibility
鈥?Lower drive strength settings (CY241V08A鈥?6)
Benefits
鈥?Digital VCXO control
鈥?Electromagnetic interference (EMI) reduction for standards
compliance
鈥?Second source for existing designs
鈥?Highest-performance PLL tailored for multimedia applica-
tions
鈥?Meets critical timing requirements in complex system
designs
CY241V08A鈥?5,鈥?6 Logic Block Diagram
13.5 XIN
XOUT
OSC
Q
桅
VCO
P
OUTPUT
DIVIDERS
27 MHz
VCXO
PLL
VDD
VSS
Pin Configurations
CY241V08A鈥?5,鈥?6
8-pin SOIC
XIN
VDD
VCXO
VSS
1
2
3
4
8
7
6
5
XOUT
NC or VSS
NC or VDD
27 MHz
Part
Number
CY241V08A鈥?5
Outputs
1
Input Frequency Range
Output
Frequencies
VCXO Control
Curve
Other Features
Compatible with
MK3727A non linear
VCXO control
Same as CY241V08A鈥?5
except lower drive
strength
13.5-MHz pullable crystal input per 1 copy of 27 MHz non-linear
Cypress specification
13.5-MHz pullable crystal input per 1 copy of 27 MHz non-linear
Cypress specification
CY241V08A鈥?6
1
Cypress Semiconductor Corporation
Document #: 38-07670 Rev. **
鈥?/div>
3901 North First Street
鈥?/div>
San Jose
,
CA 95134
鈥?/div>
408-943-2600
Revised April 09, 2004

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  • 型號(hào)
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    描述
    廠商
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  • 英文版
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    Clocks and Buffers
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    ETC
  • 英文版
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    MPEG Clock Generator with VCXO
    CYPRESS
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