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74F125SJ Datasheet

  • 74F125SJ

  • Quad Buffer (3-STATE)

  • 4頁(yè)

  • FAIRCHILD

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74F125 Quad Buffer (3-STATE)
April 1988
Revised July 1999
74F125
Quad Buffer (3-STATE)
Features
s
High impedance base inputs for reduced loading
Ordering Code:
Order Number
74F125SC
74F125SJ
74F125PC
Package Number
M14A
M14D
N14A
Package Description
14-Lead Small Outline Integrated Circuit (SOIC), JEDEC MS-120, 0.150 Narrow
14-Lead Small Outline Package (SOP), EIAJ TYPE II, 5.3mm Wide
14-Lead Plastic Dual-In-Line Package (PDIP), JEDEC MS-001, 0.300 Wide
Devices also available in Tape and Reel. Specify by appending the suffix letter 鈥淴鈥?to the ordering code.
Logic Symbol
IEEE/IEC
Connection Diagram
Unit Loading/Fan Out
U.L.
Pin Names
A
n
, B
n
O
n
Description
HIGH/LOW
Inputs
Outputs
1.0/0.033
600/106.6 (80)
Input I
IH
/I
IL
Output I
OH
/I
OL
20
碌A(chǔ)/鈭?0 碌A(chǔ)
鈭?2
mA/64 mA (48 mA)
Function Table
Inputs
A
n
L
L
H
H
=
HIGH Voltage Level
L
=
LOW Voltage Level
Z
=
High Impedance
X
=
Immaterial
Output
B
n
L
H
X
O
L
H
Z
漏 1999 Fairchild Semiconductor Corporation
DS009475
www.fairchildsemi.com

74F125SJ 產(chǎn)品屬性

  • 47

  • 集成電路 (IC)

  • 邏輯 - 緩沖器，驅(qū)動(dòng)器，接收器，收發(fā)器

  • 74F

  • 緩沖器/線路驅(qū)動(dòng)器，非反相

  • 4

  • 1

  • 15mA，64mA

  • 4.5 V ~ 5.5 V

  • 0°C ~ 70°C

  • 表面貼裝

  • 14-SOIC（0.209"，5.30mm 寬）

  • 14-SOIC

  • 帶卷 (TR)

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