CMOS數(shù)字輸出驅(qū)動器
　　在采樣率低于 200 Msps（兆樣本/秒）的 ADC 中，數(shù)字輸出通常是 CMOS。典型的 CMOS 驅(qū)動器由連接在電源 (V DD ) 和地之間的兩個晶體管（一個 NMOS 和一個 PMOS）組成，如圖 1a所示。這種結(jié)構會導致輸出反轉(zhuǎn)，因此作為替代方案，可以使用圖 1b中的背對背結(jié)構 ，以避免輸出反轉(zhuǎn)。
　　CMOS輸出驅(qū)動器的輸入為高阻抗，輸出為低阻抗。在驅(qū)動器的輸入端，兩個 CMOS 晶體管的柵極阻抗相當高，因為柵極通過柵極氧化物與任何導電材料隔離。輸入端的阻抗范圍為 k?到M？
　　在驅(qū)動器的輸出端，阻抗由漏極電流 I D控制，該電流通常很小。在這種情況下，阻抗通常小于幾百歐姆。 CMOS 的電壓電平在大約 VDD 到地之間擺動， 因此根據(jù) VDD 的大小可能相當大。

　　圖 1：典型 CMOS 數(shù)字輸出驅(qū)動器：
　　左）反轉(zhuǎn)輸出；右）非反相輸出
　　由于輸入阻抗較高而輸出阻抗相對較低，因此 CMOS 的優(yōu)點是一個輸出通常可以驅(qū)動多個 CMOS 輸入。
　　CMOS 的另一個優(yōu)點是靜態(tài)電流低。存在大量電流的唯一情況是在 CMOS 驅(qū)動器上的開關事件期間。當驅(qū)動器處于低狀態(tài)（拉至地）或高狀態(tài)（拉至V DD ）時，幾乎沒有電流流過驅(qū)動器。然而，當驅(qū)動器從低狀態(tài)切換到高狀態(tài)或從高狀態(tài)切換到低狀態(tài)時，暫時存在從V DD 到地的低電阻路徑。當轉(zhuǎn)換器速度超過 200 MSPS 時，這種瞬態(tài)電流是使用其他技術用于輸出驅(qū)動器的主要原因之一。
　　另一個原因是轉(zhuǎn)換器的每一位都需要一個 CMOS 驅(qū)動器。如果轉(zhuǎn)換器有 14 位，則需要 14 個 CMOS 輸出驅(qū)動器來傳輸每一位。通常，一個給定封裝中會放置多個轉(zhuǎn)換器，并且單個封裝中最多可放置八個轉(zhuǎn)換器。
　　當使用 CMOS 技術時，這可能意味著僅數(shù)據(jù)輸出就需要多達 112 個輸出引腳。這不僅從封裝的角度來看是令人望而卻步的，而且還會產(chǎn)生高功耗并增加電路板布局的復雜性。為了解決這些問題，引入了使用 LVDS 的接口。
　　LVDS 數(shù)字輸出驅(qū)動器
　　與 CMOS 技術相比，LVDS 具有一些很好的優(yōu)勢。它以大約 350 mV 的低壓信號運行，并且是差分信號而不是單端信號。較低的電壓擺幅具有更快的開關時間并減少 EMI 問題。
　　由于是差分的，因此還具有共模抑制的優(yōu)點。這意味著耦合到信號的噪聲往往是兩個信號路徑所共有的，并且大部分被差分接收器抵消?！　VDS 中的阻抗需要更嚴格地控??制。在 LVDS 中，負載電阻需要約為100Ω通常通過 LVDS 接收器處的并聯(lián)終端電阻來實現(xiàn)。此外，LVDS 信號需要使用受控阻抗傳輸線進行路由。所需的單端阻抗為 50 Ω而差分阻抗則維持在100Ω。圖 2 顯示了典型的 LVDS 輸出驅(qū)動器。

　　圖 2：典型 LVDS 輸出驅(qū)動器
　　如圖 2 中 LVDS 輸出驅(qū)動器的拓撲所示，電路運行會在輸出電源上產(chǎn)生固定的直流負載電流。這避免了輸出邏輯狀態(tài)轉(zhuǎn)換時典型 CMOS 輸出驅(qū)動器中出現(xiàn)的電流尖峰。電路中的標稱電流源/灌電流設置為 3.5 mA，這導致典型輸出電壓擺幅為 350 mV，±100 Ω 。 終端電阻。該電路的共模電平通常設置為 1.2V，與 3.3V、2.5V 和 1.8V 電源電壓兼容。
　　有兩個標準用于定義 LVDS 接口。最常用的是 ANSI/TIA/EIA-644 規(guī)范，題為“低壓差分信號 (LVDS) 接口電路的電氣特性”。另一個是 IEEE 標準 1596.3，題為“IEEE Standard for LowVoltage Differential Signals (LVDS) for Scalable相干接口（SCI）。”
　　LVDS 確實要求更加仔細地關注信號路由的物理布局，但在以 200 MSPS 或更高速度采樣時為轉(zhuǎn)換器提供了許多優(yōu)勢。 LVDS 驅(qū)動器的恒定電流允許驅(qū)動許多輸出，而無需 CMOS 所需的大量電流消耗。
　　此外，還可以在雙倍數(shù)據(jù)速率 (DDR) 模式下操作 LVDS，其中兩個數(shù)據(jù)位可以通過同一 LVDS 輸出驅(qū)動器進行路由。與 CMOS 相比，這將所需的引腳數(shù)量減少了一半。
　　此外，相同數(shù)量的數(shù)據(jù)輸出所消耗的電量也減少了。對于轉(zhuǎn)換器的數(shù)據(jù)輸出，LVDS 確實比 CMOS 具有許多優(yōu)勢，但它最終也像 CMOS 一樣有其局限性。隨著轉(zhuǎn)換器分辨率的提高，LVDS 接口所需的數(shù)據(jù)輸出數(shù)量變得更難以管理 PCB 布局。此外，轉(zhuǎn)換器的采樣率最終會使接口所需的數(shù)據(jù)速率超出 LVDS 的能力。
　　轉(zhuǎn)換器數(shù)字輸出接口的最新趨勢是使用采用電流模式邏輯 (CML) 輸出驅(qū)動器的串行化接口。通常，具有更高分辨率（≥ 14 位）、更高速度（≥200 Msps）以及需要更小封裝和更低功耗的轉(zhuǎn)換器會使用這些類型的驅(qū)動器。 CML 輸出驅(qū)動器用于最新轉(zhuǎn)換器上使用的 JESD204 接口。
　　利用具有串行化 JESD204 接口的 CML 驅(qū)動器，轉(zhuǎn)換器輸出上的數(shù)據(jù)速率可高達 12 Gbps（使用 JESD204B 規(guī)范的當前修訂版）。此外，所需的輸出引腳數(shù)量也大大減少。由于時鐘嵌入在 8b/10b 編碼數(shù)據(jù)流中，因此不再需要路由單獨的時鐘信號。
　　數(shù)據(jù)輸出引腳的數(shù)量也減少了，至少需要兩個。隨著轉(zhuǎn)換器的分辨率、速度和通道數(shù)的增加，數(shù)據(jù)輸出引腳的數(shù)量可以按比例縮放，以適應所需的更大吞吐量。然而，由于 CML 驅(qū)動器采用的接口通常是串行的，因此與 CMOS 或 LVDS 相比，所需引腳數(shù)量的增加要少得多。 （CMOS或LVDS傳輸?shù)臄?shù)據(jù)是并行的，需要大量的引腳。）　　表 1 顯示了使用具有不同通道數(shù)和位分辨率的 80 Msps 轉(zhuǎn)換器的三種不同接口的引腳數(shù)。在 CMOS 和 LVDS 輸出的情況下，數(shù)據(jù)假定每個通道的數(shù)據(jù)都有一個同步時鐘，并且使用 CML 輸出的 JESD204 數(shù)據(jù)傳輸?shù)淖畲髷?shù)據(jù)速率為 3.2 Gbps。當查看此表以及可實現(xiàn)的引腳數(shù)大幅減少時，發(fā)展到 CML 的原因就變得顯而易見。

　　表 1：引腳數(shù)比較 – 80 Msps ADC
　　由于 CML 驅(qū)動器用于串行數(shù)據(jù)接口，因此所需的引腳數(shù)量要少得多。圖 3 顯示了用于具有 JESD204 或類似數(shù)據(jù)輸出的轉(zhuǎn)換器的典型 CML 驅(qū)動器。該圖給出了 CML 驅(qū)動程序典型架構的概括。它顯示了可選的源端接電阻和共模電壓。電路的輸入驅(qū)動電流源的開關，電流源將適當?shù)倪壿嬛凋?qū)動到兩個輸出端子。
　　圖 3：典型的 CML 輸出驅(qū)動器
　　CML 驅(qū)動器與 LVDS 驅(qū)動器類似，都以恒流模式運行。這也讓CML驅(qū)動器在功耗方面具有優(yōu)勢。在恒流模式下工作需要更少的輸出引腳，從而降低了總功耗。
　　與 LVDS 一樣，需要負載終端以及單端阻抗為 50Ω 的受控阻抗傳輸線。 差分阻抗為100Ω。由于此類高帶寬信號的敏感性，驅(qū)動器本身也可能具有如圖 3 所示的終端，以幫助解決任何信號反射。
　　在遵循 JESD204 標準的轉(zhuǎn)換器中，差分和共模電壓電平有不同的規(guī)范，具體取決于操作速度。以高達 6.375 Gbps 的速度運行，差分電壓電平標稱為 800 mV，而共模約為 1.0 V。
　　當運行速度高于 6.375 Gbps 但低于 12.5 Gbps 時，差分電壓電平指定為 400 mV，而共模又約為 1.0 V。隨著轉(zhuǎn)換器速度和分辨率的提高，CML 輸出看起來是所需的驅(qū)動器類型提供必要的速度，以滿足各種應用對轉(zhuǎn)換器的技術要求。
　　數(shù)字計時：需要注意的事項
　　每種數(shù)字輸出驅(qū)動器類型都有需要密切注意的時序關系。由于 CMOS 和 LVDS 有多個數(shù)據(jù)輸出，因此這包括信號的路由路徑，以最大限度地減少偏差。如果差異太大，則可能無法在接收器處實現(xiàn)正確的定時。
　　此外，還有一個時鐘信號需要與數(shù)據(jù)輸出進行路由和對齊。必須仔細注意時鐘輸出和數(shù)據(jù)輸出之間的布線路徑，以確保偏差不會太大。
　　對于 JESD204 接口中的 CML，還必須注意數(shù)字輸出之間的布線路徑。需要管理的數(shù)據(jù)輸出明顯減少，因此這項任務確實變得更容易，但不能完全忽略。在這種情況下，無需擔心數(shù)據(jù)輸出和時鐘輸出之間的時序偏差，因為時鐘嵌入在數(shù)據(jù)中。然而，必須注意接收器中足夠的時鐘和數(shù)據(jù)恢復（CDR）電路。
　　除了時滯之外，還必須仔細觀察 CMOS 和 LVDS 的建立和保持時間。數(shù)據(jù)輸出必須在時鐘邊沿轉(zhuǎn)變之前足夠的時間內(nèi)被驅(qū)動到其適當?shù)倪壿嫚顟B(tài)，并且必須在時鐘邊沿轉(zhuǎn)變之后保持在該邏輯狀態(tài)足夠長的時間。這可能會受到數(shù)據(jù)輸出和時鐘輸出之間的偏差的影響，因此保持良好的時序關系非常重要。
　　由于信號擺幅和差分信號較低，LVDS 比 CMOS 具有優(yōu)勢。 LVDS 輸出驅(qū)動器不必將如此大的信號驅(qū)動到許多不同的輸出，并且在切換邏輯狀態(tài)時不會像 CMOS 驅(qū)動器那樣從電源汲取大量電流。這使得邏輯狀態(tài)改變時不太可能出現(xiàn)問題。
　　如果有許多 CMOS 驅(qū)動器同時切換，電源電壓可能會被拉低，并帶來向接收器驅(qū)動正確邏輯值的問題。 LVDS 驅(qū)動器將保持恒定的電流水平，這樣就不會出現(xiàn)這個特定問題。此外，由于使用差分信號，LVDS 驅(qū)動器本質(zhì)上更能抵抗共模噪聲。
　　CML 驅(qū)動程序具有與 LVDS 類似的優(yōu)點。這些驅(qū)動器也具有恒定的電流水平，但與 LVDS 不同，由于數(shù)據(jù)的串行化，所需的電流要少得多。此外，CML 驅(qū)動器還具有抗共模噪聲的能力，因為它們也使用差分信號。
　　然而，LVDS 和 CML 的缺點是電流是恒定的，因此即使在較低的采樣率下，功耗仍然很大。對于具有更高速度和分辨率的轉(zhuǎn)換器而言，與 CMOS 相比，其優(yōu)勢在于使用 LVDS 或 CML 時可顯著減少功耗和引腳數(shù)。
　　隨著轉(zhuǎn)換器技術的進步，速度和分辨率的提高，數(shù)字輸出驅(qū)動器已經(jīng)適應和發(fā)展，以滿足傳輸數(shù)據(jù)所需的要求。隨著轉(zhuǎn)換器中的數(shù)字輸出接口過渡到串行數(shù)據(jù)傳輸，CML 輸出變得越來越流行。
　　然而，目前的設計中仍然使用 CMOS 和 LVDS 數(shù)字輸出。在某些應用中，每種類型的數(shù)字輸出都是最適合的并且使用起來最有意義。每種類型的輸出都面臨著挑戰(zhàn)和設計考慮，并且每種類型的輸出都有其優(yōu)點。
　　在采樣速度低于 200 Msps 的轉(zhuǎn)換器中，CMOS 仍然是一種合適的技術。當采樣速度增加到 200 Msps 以上時，與 CMOS 相比，LVDS 在許多應用中成為更可行的選擇。為了進一步提高效率并降低功耗和封裝尺寸，CML 驅(qū)動器可以與 JESD204 等串行數(shù)據(jù)接口一起使用。