些以更高速度運行的眾多時鐘使噪聲和干擾成為可靠系統(tǒng)運行的一大問題。在本文中，我們將討論精心設計的集中式時鐘源如何使用可編程時鐘發(fā)生器來解決時序設計問題，同時最大限度地減少信號衰減并防止噪聲干擾。
　　除了系統(tǒng)性能之外，更快的上市時間、更低的總體成本、更簡單的庫存管理和更少的未來升級投資等因素也是選擇時序解決方案的主要決策因素。因此，商品化設計方法被廣泛采用，以便大量重復使用研發(fā) (R&D) 資金，并提供靈活性以快速適應未來的平臺變化?；阪i相環(huán) (PLL) 技術的可編程時鐘發(fā)生器可以提升這些業(yè)務能力?！　∽鳛閿?shù)字媒體系統(tǒng)的示例，圖 1 示出了 IP 機頂盒的框圖。

　　圖 1：IP 機頂盒時鐘樹
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　　該系統(tǒng)有三種類型的功能模塊：
　　1）核心處理器——DSP（例如Davinci）、ASIC或FPGA；
　　2）音頻編解碼器；
　　3）接口。
　　有十多個模塊需要不同頻率的參考時鐘。其他數(shù)字媒體系統(tǒng)（如高清電視 LCD 面板）具有類似的時序復雜性。
　　傳統(tǒng)晶體振蕩器方法
　　傳統(tǒng)上，參考時鐘是用晶體振蕩器在本地生成的（圖 1a）。這種方法的優(yōu)點是可以將時鐘源放置在非?？拷潋?qū)動的組件的位置，以簡化布線。此外，它不易受干擾，因此具有更好的信號完整性。
　　此外，不同供應商提供的標準頻率種類繁多，使得單價非常低（每臺成本遠低于 0.50 美元）。但是，隨著端口或模塊數(shù)量的增加，我們在使用這種“本地”方法時會遇到一些明顯的缺點。
　　累計晶體成本會上升，尤其是當需要 40 MHz 以上的頻率時。隨著制造成本的增加，高頻晶體振蕩器的成本很容易超過 1.00 美元。晶體所需的電路板空間也會增加。此外，無法同步模塊之間的時序。
　　對于某些設計來說，當調(diào)試變得困難時，這種情況是不可取的。更重要的是，這種離散時鐘解決方案靈活性很差，使得系統(tǒng)難以重新配置參考時鐘以進行測試、接口電源管理、以后升級或降級端口或模塊，以及在多個平臺上重復使用。
　　基于石英的設備故障率較高。晶體容易老化（每年±2 至±5 ppm）。頻率隨溫度漂移。整個電路板的溫度分布不均勻會導致頻率之間出現(xiàn)不同的漂移量。顯然，晶體數(shù)量的增加會增加故障率，并需要更多的認證工作。這也意味著成本增加。
　　從采購角度來看，減少不同元件的數(shù)量具有明顯的好處。這提高了上市時間和交付方面的競爭優(yōu)勢，并且在將同一器件用于多個批量設計時提供了更大的議價能力。這些缺點使得分立晶體振蕩器方法不受歡迎。
　　基于 PLL 的集成可編程時鐘的優(yōu)勢
　　本地晶體方法的替代方法是使用集成可編程時鐘發(fā)生器（圖 1b）。本例中使用了 CDCE949 和 CDCE913。CDCE949 最多可以生成九個不同的時鐘，而 CDCE913 最多可以生成三個不同的時鐘。這種集中式方法大大減少了分立板元件的數(shù)量，包括晶體以及使用分立晶體時用于電平轉(zhuǎn)換的設備。
　　基于 PLL 的時鐘發(fā)生器通常包括四個主要功能塊：
　　1）用于任意速率頻率生成的多個 PLL；
　　2）輸入電路；
　　3）輸出緩沖器；
　　4）可編程控制塊（I2C、SPI、EEPROM 或引腳控制）。
　　除了產(chǎn)生正確的頻率外，集成解決方案還可以實現(xiàn)許多功能來提高系統(tǒng)性能。最明顯的好處是靈活性。
　　當 PLL 以小數(shù) N 分頻模式運行時，它只需要一個非常低成本的標準晶體作為輸入，并生成寬范圍內(nèi)的任何頻率。例如，CDCE949 支持從DC到 230 MHz 的輸出頻率。使用多個 PLL，您只需使用一個設備即可以同步方式生成所有所需頻率。當發(fā)生頻率漂移時，PLL 可確保所有輸出都朝同一方向漂移。更少的設備意味著更高的可靠性、更低的成本和更好的庫存控制。
　　這些時鐘發(fā)生器提供的可編程性有助于不同的開發(fā)階段。在原型設計期間，可以通過 I 2 C、SPI 或 SMbus 等方式動態(tài)調(diào)整頻率。一旦設計確定，可以通過 EEPROM、控制引腳或金屬掩模更改來維護設置，以最大限度地降低批量生產(chǎn)期間的成本。當將來需要更改時，可以對同一設備進行重新編程，而無需更改電路板布局。
　　然而，當使用集成時鐘發(fā)生器時，在電路板上分配具有良好信號完整性的時鐘可能是一個挑戰(zhàn)。通常，主板或媒體系統(tǒng)的時鐘走線長度在 3 到 9 英寸范圍內(nèi)。對于這種走線長度，LVCMOS 信號可以以高達 200 到 300 MHz 的頻率運行。兩個實際問題是：
　　1）抖動：盡量減少由于長 PCB 走線導致的上升/下降時間劣化，以保持接收器處良好的抖動性能
　　2）EMI：防止同一板上的時鐘信號之間耦合的噪聲干擾。
　　最大限度地減少信號衰減，提高抖動性能
　　時鐘信號的上升/下降沿需要很銳利，以實現(xiàn)低抖動性能。這意味著邊緣由許多高頻分量組成。電路板走線材料具有衰減效果，其作用類似于低通濾波器。頻率越高、走線越長，衰減量就越大。當信號到達接收器時，不同的頻率分量會以不同的方式衰減，導致邊緣失真，使其更容易受到抖動的影響。　　減少上升/下降時間惡化的一個簡單有效的方法是通過源和接收器的阻抗匹配。圖 2 描述了通過在驅(qū)動器（或時鐘輸出引腳）和接收器的輸入引腳之間插入終端電阻 Rs 來實現(xiàn)阻抗匹配的兩種不同情況。

　　圖 2：點對點和多點的阻抗匹配
　?。c擊圖像放大）
　　圖 2a 是點對點的情況，圖 2b 是多點的情況。50 Ω 走線通常用于高速信號傳輸。已知驅(qū)動器的上拉和下拉等效阻抗通常在 15 至 20 Ω 范圍內(nèi)，R s的值 計算如下：
　　1) 對于點對點：R s =Z o -R o，其中R o 是驅(qū)動器等效阻抗
　　2) 對于多點：R s =Z o -N×R o，其中R o 是驅(qū)動器等效阻抗，N是接收器的數(shù)量。
　　終端電阻 Rs 應靠近驅(qū)動器放置，K 應小于一英寸。對于低于 40 MHz 的時鐘頻率，經(jīng)驗數(shù)據(jù)顯示，LVCMOS/LVTTL 的最大走線長度 L 可達 13 英寸，具體取決于負載條件。
　　對于 100 MHz 左右的時鐘頻率，走線的最大長度可達 9 英寸。當頻率更高時，時鐘走線長度應進一步縮短。K、L 和 R s的最佳值 可以通過實驗或仿真進一步調(diào)整，以包括寄生影響。如果驅(qū)動器和接收器距離不超過兩英寸，則不需要 R s。