采用VHDL具描述自動(dòng)售貨機(jī)的邏輯控制電路及FPGA實(shí)現(xiàn)
　　VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡(jiǎn)稱87版)之后，各EDA公司相繼推出了自己的VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和VHDL接口。
　　FPGA（Field－Programmable Gate Array），即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。
　　本文采用VHDL作為工具描述了自動(dòng)售貨機(jī)控制模塊的邏輯控制電路，并在FPGA上實(shí)現(xiàn)。該自動(dòng)售貨機(jī)能夠根據(jù)投入硬幣額度，按預(yù)定的要求在投入硬幣大于規(guī)定值時(shí)送出飲料并找零。
　　設(shè)計(jì)方案
　　本文所設(shè)計(jì)的簡(jiǎn)易自動(dòng)售貨機(jī)可銷售礦泉水，假設(shè)每瓶1.5元。設(shè)兩個(gè)投幣孔，分別接收1元和5角兩種硬幣，兩個(gè)輸出口，分別輸出購(gòu)買的商品和找零。假設(shè)每次只能投入一枚1元或5角硬幣，投入1元5角硬幣后機(jī)器自動(dòng)給出一瓶礦泉水；投入2元硬幣后，在給出一瓶礦泉水的同時(shí)找回一枚5角的硬幣。另外設(shè)置一復(fù)位按鈕，當(dāng)復(fù)位按鈕按下時(shí)，自動(dòng)售貨機(jī)回到初始狀態(tài)。
　　開發(fā)軟件選用功能強(qiáng)大的Altera公司的可編程邏輯器件開發(fā)工具Quartus II 8.0，實(shí)現(xiàn)芯片選用Altera公司FLEX10K系列的EPF10K10LC84-4；首先在計(jì)算機(jī)上完成程序設(shè)計(jì)、編譯及時(shí)序仿真，然后將經(jīng)過(guò)驗(yàn)證的設(shè)計(jì)文件下載到選擇的可編程邏輯器件中，并在電子設(shè)計(jì)自動(dòng)化實(shí)驗(yàn)系統(tǒng)中進(jìn)行硬件模擬和測(cè)試。
　　狀態(tài)機(jī)VHDL程序設(shè)計(jì)
　　有限狀態(tài)機(jī)FSM(Finite State Machine)及其設(shè)計(jì)技術(shù)是實(shí)用數(shù)字系統(tǒng)設(shè)計(jì)中實(shí)現(xiàn)高效率、高可靠邏輯控制的重要途徑。傳統(tǒng)的狀態(tài)機(jī)設(shè)計(jì)方法需進(jìn)行繁瑣的狀態(tài)分配、繪制狀態(tài)表、簡(jiǎn)化次態(tài)方程等，而利用VHDL可以避免這些煩瑣的過(guò)程，直接利用狀態(tài)轉(zhuǎn)換圖進(jìn)行狀態(tài)機(jī)的描述。此外，與VHDL的其他描述方式相比，狀態(tài)機(jī)的VHDL表述豐富多樣，程序?qū)哟畏置?，結(jié)構(gòu)清晰，易讀易懂；在排錯(cuò)、修改和模塊移植方面也有其獨(dú)到的特點(diǎn)。
　　狀態(tài)機(jī)有摩爾（Moore）型和米立（Mealy）型兩種。Moore型狀態(tài)機(jī)的輸出信號(hào)只與當(dāng)前狀態(tài)有關(guān)；Mealy型狀態(tài)機(jī)的輸出信號(hào)不僅與當(dāng)前狀態(tài)有關(guān)，還與輸入信號(hào)有關(guān)。結(jié)合本文設(shè)計(jì)，由于輸出僅與狀態(tài)有關(guān)，選用了Moore型狀態(tài)機(jī)設(shè)計(jì)自動(dòng)售貨機(jī)控制模塊，狀態(tài)轉(zhuǎn)換圖如圖1所示。

　　圖1 自動(dòng)售貨機(jī)狀態(tài)轉(zhuǎn)換圖
　　1)狀態(tài)定義：S0表示初態(tài)，S1表示投入5角硬幣，S2表示投入1元硬幣，S3表示投入1元5角硬幣，S4表示投入2元硬幣。
　　2）輸入信號(hào)：取投幣信號(hào)為輸入邏輯變量，用兩位的矢量state_inputs表示。state_inputs(0)表示投入1元硬幣，state_inputs(1)表示投入5角硬幣。輸入信號(hào)為1表示投入硬幣，輸入信號(hào)為0表示未投入硬幣。
　　3）輸出信號(hào)：給出礦泉水和找零為兩個(gè)輸出變量，用兩位的矢量comb_outputs表示。comb_outputs(0)表示輸出貨物，comb_outputs(1)表示找5角零錢。輸出信號(hào)為1表示輸出貨物或找零，輸出信號(hào)為0表示不輸出貨物或不找零。
　　根據(jù)圖1所示的狀態(tài)轉(zhuǎn)換圖，用VHDL中的CASE_WHEN結(jié)構(gòu)和IF_THEN_ELSE語(yǔ)句實(shí)現(xiàn)控制功能，源程序如下：
　　LIBRARY IEEE;                   --庫(kù)和程序包的使用說(shuō)明
　　USE IEEE.STD_LOGIC_1164.ALL;
　　ENTITY sellmachine IS                     --實(shí)體定義
　　PORT(clk,reset:   IN  std_logic;
　　state_inputs:IN  std_logic_vector(0 TO 1);
　　comb_outputs:OUT std_logic_vector(0 TO 1));
　　END sellmachine;
　　ARCHITECTURE state OF sellmachine IS      --結(jié)構(gòu)體
　　TYPE fsm_st IS (S0,S1,S2,S3,S4);        --狀態(tài)枚舉類型定義
　　SIGNAL current_state,next_state:fsm_st;   --狀態(tài)信號(hào)的定義
　　BEGIN
　　reg:PROCESS(reset,clk)                --時(shí)序進(jìn)程
　　BEGIN
　　IF reset='1' THEN current_state<=S0;  --異步復(fù)位
　　ELSIF rising_edge(clk) THEN
　　current_state<=next_state;       --狀態(tài)轉(zhuǎn)換
　　END IF;
　　END PROCESS;
　　corn:PROCESS(current_state,state_inputs)   --組合進(jìn)程
　　BEGIN
　　CASE current_state IS
　　WHEN S0=>comb_outputs<="00";                   --現(xiàn)態(tài)S0
　　IF    state_inputs<="00" THEN next_state<=S0;  --輸入不同，次態(tài)不同
　　ELSIF state_inputs<="01" THEN next_state<=S1;
　　ELSIF state_inputs<="10" THEN next_state<=S2;
　　END IF;
　　WHEN S1=>comb_outputs<="00";                   --現(xiàn)態(tài)S1
　　IF    state_inputs<="00" THEN next_state<=S1;  --輸入不同，次態(tài)不同
　　ELSIF state_inputs<="01" THEN next_state<=S2;
　　ELSIF state_inputs<="10" THEN next_state<=S3;
　　END IF;
　　WHEN S2=>comb_outputs<="00";                   --現(xiàn)態(tài)S2
　　IF    state_inputs<="00" THEN next_state<=S2;  --輸入不同，次態(tài)不同
　　ELSIF state_inputs<="01" THEN next_state<=S3;
　　ELSIF state_inputs<="10" THEN next_state<=S4;
　　END IF;
　　WHEN S3=>comb_outputs<="10";                   --現(xiàn)態(tài)S3
　　IF    state_inputs<="00" THEN next_state<=S0;  --輸入不同，次態(tài)不同
　　ELSIF state_inputs<="01" THEN next_state<=S1;
　　ELSIF state_inputs<="10" THEN next_state<=S2;
　　END IF;
　　WHEN S4=>comb_outputs<="11";                   --現(xiàn)態(tài)S4
　　IF    state_inputs<="00" THEN next_state<=S0;  --輸入不同，次態(tài)不同
　　ELSIF state_inputs<="01" THEN next_state<=S1;
　　ELSIF state_inputs<="10" THEN next_state<=S2;
　　END IF;
　　END CASE;
　　END PROCESS;
　　END state;
　　編譯、仿真及FPGA實(shí)現(xiàn)
　　在Altera公司的可編程邏輯器件集成開發(fā)平臺(tái)Quartus II 8.0下完成程序的編輯、編譯并進(jìn)行時(shí)序仿真。
　　1）編譯：編譯是EDA設(shè)計(jì)中的環(huán)節(jié)。軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡(jiǎn)、綜合和優(yōu)化， 適當(dāng)?shù)赜靡黄蚨嗥骷M(jìn)行適配，產(chǎn)生編程用的編程文件。主要包括設(shè)計(jì)編譯和檢查、邏輯優(yōu)化和綜合、適配和分割、布局和布線、生成編程數(shù)據(jù)文件等過(guò)程。自動(dòng)售貨機(jī)控制模塊VHDL文件編譯報(bào)告如圖2所示。

　　圖2 編譯報(bào)告
　　報(bào)告中給出了進(jìn)行編譯的時(shí)間、采用的開發(fā)軟件的版本、頂層設(shè)計(jì)實(shí)體名、選用器件的系列和型號(hào)、時(shí)序分析情況、占用資源情況及引腳使用情況等信息。
　　2）時(shí)序仿真：編譯后對(duì)系統(tǒng)和各模塊進(jìn)行時(shí)序仿真，分析其時(shí)序關(guān)系，估計(jì)設(shè)計(jì)的性能及檢查和消除競(jìng)爭(zhēng)冒險(xiǎn)是非常有必要的。仿真前，先利用波形編輯器建立波形文件，仿真結(jié)果將會(huì)生成報(bào)告文件和輸出信號(hào)波形，從中便可以觀察到各個(gè)節(jié)點(diǎn)的信號(hào)變化。若發(fā)現(xiàn)錯(cuò)誤，則返回設(shè)計(jì)輸入中修改設(shè)計(jì)邏輯。自動(dòng)售貨機(jī)控制模塊仿真波形如圖3所示。

　　圖3 時(shí)序仿真波形
　　3） FPGA實(shí)現(xiàn)：將編譯階段生成的編程數(shù)據(jù)文件通過(guò)Quartus II 下載到芯片EPF10K10LC84-4中，并在電子設(shè)計(jì)自動(dòng)化實(shí)驗(yàn)系統(tǒng)中進(jìn)行測(cè)試得到了正確的結(jié)果。