以時(shí)鐘周期的1/256為間距對(duì)DCLK1的延遲進(jìn)行動(dòng)態(tài)調(diào)整。觸發(fā)器DFF1和DFF2在每個(gè)時(shí)鐘周期對(duì)DATACLK1和DATACLK2進(jìn)行采樣。如果DFF1在DATACLK1為低時(shí)采樣DATACLK1，DFF1會(huì)輸出固定的“0”。如果DFF1在DATACLK1為高時(shí)采樣DATACLK1，DFF1會(huì)輸出固定的“1”。

　　所以DFF3和DFF4可在任意時(shí)鐘相位定時(shí)，與DCLK1的延遲設(shè)置無關(guān)。通過將DCLK1的延遲進(jìn)行分級(jí)，使用DCM1的動(dòng)態(tài)延遲調(diào)整功能以及讀取DFF3和DFF4的輸出，我們可以得到基于DATACLK1和DATACLK2上升沿的延遲設(shè)置。根據(jù)延遲設(shè)置，我們可以計(jì)算出為了保持MUX-DAC1和MUX-DAC2輸入數(shù)據(jù)的同相，MUX-DAC1的輸入數(shù)據(jù)需要延遲的DAC時(shí)鐘周期數(shù)。FPGA中4 x 4桶形移位器的實(shí)現(xiàn)可使數(shù)據(jù)等待時(shí)間以一個(gè)DAC時(shí)鐘周期為增量進(jìn)行改變。