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IDT70261在DSP高速實時通信中的應(yīng)用

雖然DSP的功能日益強大，但在很多的場合仍需多個DSP串行工作或并行工作。例如：在一些場合中需要利用CPU的控制能力強的特點來完成控制和人機接口；在一些實時控制的場合，實時算法經(jīng)常需要由幾處DSP串行或并行的工作，以提高系統(tǒng)的運行速度和實時性。如何在兩個處理器之間進行高速可靠的信息傳輸，就成為構(gòu)建高速實時系統(tǒng)的關(guān)鍵問題。目前，嵌入式控制系統(tǒng)正朝著高智能化、高實時性方向發(fā)展，在高速數(shù)據(jù)采集和處理場合，隨著采樣數(shù)據(jù)量的增大和信息處理任務(wù)的增加，對數(shù)據(jù)傳送的要求也越來越高，在系統(tǒng)或模塊間如果沒有能夠高速傳送數(shù)據(jù)的接口，則會遭遇數(shù)據(jù)傳送的速度瓶頸問題，從而影響整個系統(tǒng)對數(shù)據(jù)的處理能力。利用高性能的雙口RAM能夠方便的構(gòu)成各種高速數(shù)據(jù)傳送接口，不管是在并行處理網(wǎng)絡(luò)中的數(shù)據(jù)共享，還是在流水方式中的高速數(shù)據(jù)傳送，高性能雙口RAM都能在其中發(fā)揮重要作用，確保數(shù)據(jù)通路的暢通。本文以IDT70261為例，詳細介紹其工作原理及其在DSP高速實時通信中的應(yīng)用。

2 1DT70261雙口RAM的內(nèi)部結(jié)構(gòu)和功能簡介

IDT70261是美國IDT公司生產(chǎn)的高速16kXl6帶有中斷的雙端口SRAM。他采用100-pmTQFP封裝，其典型功耗為750mW，最大存取時間有2個等級：商業(yè)級有15／20／25／35／55 ns(max)，工業(yè)級有20／25／35／55ns(max)。他具有如下特點：

(1)有二套完全獨立的控制線、地址線和I／O線，允許兩個獨立的系統(tǒng)同時對雙端口存儲器進行訪問。
(2)具有完全獨立的忙邏輯，可保證兩個系統(tǒng)對同一單元進行讀寫操作的正確性。
(3)中斷邏輯允許CPU通過端口直接進行通信，標識器邏輯允許兩個控制器共享資源。
(4)允許數(shù)據(jù)高速存取，最快存取時間為15ns，可與大多數(shù)高速處理器配合使用，無需插入等待狀態(tài)。
(5)具有Master／Slaver控制腳，在存儲容量和數(shù)據(jù)位寬上能方便地擴展。
(6)各端口完全異步操作。
圖1為IDT70261的內(nèi)部功能框圖。IDT70261的核心部分是存儲器陣列，用于數(shù)據(jù)存儲，可為左右兩個端口所共用。這樣位于兩個端口的左右處理單元就可共享一個存儲器。

2．1 忙仲裁邏輯

IDT70261允許兩個CPU同時讀取任何存儲單元(包括同時讀同一地址單元)，但不允許同時寫或一讀一寫同一地址單元，否則就會產(chǎn)生錯誤。忙仲裁邏輯正是用來確定左右兩端口被要求訪問同一地址單元時的優(yōu)先級。當左右兩端口同時寫入或一讀一寫同一地址單元時，先穩(wěn)定的地址端口通過仲裁邏輯電路優(yōu)先讀寫，同時內(nèi)部電路使另一個端口的BUSY信號有效，并在內(nèi)部禁止對方訪問，直到本端口操作結(jié)束。

2．2 雙邊中斷邏輯

中斷邏輯允許雙CPU通過端口直接進行通信。雙邊中斷邏輯通過讀或?qū)慖DT70261最高位的兩個存儲單元(3FFE，3FFF)來實現(xiàn)。3FFF作為右邊端口的中斷信箱，3FFE作為左邊端口的中斷信箱，各CPU可以讀雙方的中斷信箱，但只能寫對方的中斷信箱。當一端寫入對方的中斷信箱時，對方就會產(chǎn)生一個中斷信號。讀自己的中斷信箱時會清除自己中斷信號，讀對方的中斷信箱時不會清除中斷信號。如果一端的BUSY信號有效，就不會再向另一端設(shè)置中斷信號，也不能讀自己的中斷信箱清除中斷信號。發(fā)出中斷請求時，向地址單元3FFE，3FFF中寫入的內(nèi)容由用戶確定，中斷功能不使用時，該地址單元作為普通的雙口RAM單元使用。

2．3 標識器邏輯

利用雙口RAM的BUSY信號線，雖然可以保證左右兩個端口能可靠地完成數(shù)據(jù)傳輸，但當兩個端口對同一地址單元同時存取數(shù)據(jù)時，其中一個端口要處于等待狀態(tài)。對于高速接口電路來說，插入等待狀態(tài)會降低其數(shù)據(jù)通過率，這在有些情況下是不能接受的。IDT70261采用標識器邏輯電路，可有效地解決這一問題，實現(xiàn)數(shù)據(jù)高速無等待狀態(tài)傳送。

標識器邏輯可以使雙口RAM暫時指定一塊存儲區(qū)，只供一端的CPU使用，稱之為獨占模式。IDT70261配置了獨立于RAM陣列的8個標識寄存器，用來標識雙口RAM是否處于獨占模式。標識寄存器為低電子有效，申請時應(yīng)寫入o，釋放時應(yīng)寫入1。當左端口要申請使用獨占模式時，他先寫。到標識寄存器，然后讀標識寄存器的狀態(tài)，若讀到的值為。則表示申請成功，若讀到的值為1表明右端口正在使用雙口RAM的相同單元，申請失敗。此時左邊CPU可以重新置位申請，也可以先完成別的任務(wù)，并不斷嘗試申請。當右邊CPU退出獨占模式而向寄存器寫入1，左邊就可以寫入0并取得獨占模式的控制權(quán)。另外對寄存器的讀寫應(yīng)"先寫后讀"，不要"先讀后寫"，以避免出現(xiàn)爭奪系統(tǒng)總線的現(xiàn)象。因為寄存器共有8個，他可以把雙口RAM劃分成8塊，每塊存儲器的容量由用戶自己確定�？刂颇_SEM用作8個標識寄存器的"片選"信號，標識器的讀寫是通過地址位和數(shù)據(jù)位進行的。

3 TMS320LF240X和C54X與IDT70261的接口設(shè)計

在電力參數(shù)遠程監(jiān)控系統(tǒng)的研究中，由于電力系統(tǒng)對設(shè)備實時性、計算能力及大數(shù)據(jù)量等各方面要求的不斷提高，在計算能力和實時性上，單一CPU已不能很好地適應(yīng)系統(tǒng)要求。本系統(tǒng)由CPU、開關(guān)量輸入、開關(guān)量輸出、模擬量輸入、鍵盤、顯示和通信等模塊組成，他集數(shù)據(jù)采集、數(shù)據(jù)處理、控制判斷和控制輸出于一身，實現(xiàn)復雜的數(shù)據(jù)處理和控制策略。因此CPU模塊采用雙DSP結(jié)構(gòu)：控制部分采用TI公司的TMS320F240X，主要完成外圍電路的控制，包括液晶顯示、鍵盤管理、串行通信及時鐘控制等sTMS320C54X主要完成數(shù)據(jù)采集，數(shù)據(jù)計算等TMS320LF240X和TMS320C54X之間采用雙口RAMIDT70261進行通訊。其接口電路框圖如圖2所示。

4 軟件實現(xiàn)方案

通過雙口RAM實現(xiàn)雙CPU高速通信的關(guān)鍵在于仲裁邏輯和中斷邏輯的處理，避免由此產(chǎn)生的讀寫錯誤。本系統(tǒng)中雙口RAM傳送數(shù)據(jù)有2種形式：

(1)流水傳送。
(2)利用標識器功能傳送。

在流水傳送時，一個CPU發(fā)送數(shù)據(jù)，一個CPU接收數(shù)據(jù)，若遇到二者向同一個地址單元存取時，則BUSY信號線控制READY線，避免出現(xiàn)數(shù)據(jù)傳送錯誤。標識器功能適合于數(shù)據(jù)塊的傳送，利用標識寄存器把雙口RAM容量均分成8塊，每塊有2kXl6b／s位的容量，當左端口送數(shù)時，他先寫。到標識器o，若讀取的狀態(tài)值為1，則說明第一塊2k雙口RAM正被右端口使用；其可再寫0到標識器1，若讀取的狀態(tài)值為0，則表明第二塊2k雙口RAM區(qū)處于未被使用的空閑狀態(tài)，此時，左端口可把其數(shù)據(jù)寫入。若讀取的值仍為1，則繼續(xù)查詢第3，4，5，6，7，8塊雙口RAM區(qū)，直至把數(shù)據(jù)寫入。TMS320F240X主要完成對外圍電路的控制，在編程時應(yīng)合理利用中斷資源以提高控制系統(tǒng)的實時響應(yīng)速度。TMS320C54X主要完成數(shù)據(jù)采集和數(shù)據(jù)處理等，并將處理后的數(shù)據(jù)傳送給IDT70261。他的主程序流程圖如圖3所示。

5 結(jié) 語

通過雙口RAM實現(xiàn),雙CPU之間數(shù)據(jù)通信，可以極大地提高數(shù)據(jù)傳輸?shù)乃俣群涂煽啃�，非常適合于構(gòu)建高速實時控制系統(tǒng)。實踐證明，用他構(gòu)成的接口電路具有傳送速率高、實時性好、可靠性高、電路簡單等優(yōu)點。