3．2時鐘信號
高速的ADC對時鐘的占空比很敏感，一般來說需要有50％（±5％）的占空比。AD9238給每個通道單獨提供時鐘（管腳CLK＿A和CLK＿B），當2個通道的采樣時鐘同頻同相時會有比較好的性能，當2個通道不同步時性能會有所下降。
AD9238-65內部有2個時鐘占空比調節(jié)器，可以將占空比調整到50％（當使能DCS管腳時）。另外兩種型號沒有這種功能。
時鐘信號的電源驅動應該和輸出數(shù)字信號驅動分開，以避免混入數(shù)字噪聲。時鐘信號的孔徑抖動對ADC的性能影響較大，所以最好采用抖動比較小的晶振作為時鐘源。
AD9238三種信號的最高時鐘頻率分別為20 MS/s，40 MS/s和65 MS/s，的時鐘頻率都為1 MS/s，當時鐘頻率低于1 MS/s時動態(tài)性能會下降。
3．3電源與接 地
AD9238供電電壓范圍為2．7～3．6 V，分為模擬電源（AVDD，共4個管腳）和數(shù)字電源（DRVDD，共3個管腳）。每個通道可以獨立地工作在休眠模式（通過使能PWDN＿A或者PWDN＿B）。在這種模式下器件功耗很低。
AD9238的數(shù)字輸出驅動可以根據(jù)DRVDD的值設置成2．5 V或者3．3 V輸出。這樣可以適應不同系列的器件。
AD9238具有2種接地管腳：AGND（第1，4，13，16管腳）和DRGND（第28，40，53管腳）。模擬地（AGND）用作模擬信號的參考地，整個系統(tǒng)的模擬地應該盡量靠近這些管腳。數(shù)字地（DRGND）用做芯片數(shù)字部分對地電流的回路。在模擬電源和模擬地之間應該用4組旁路電路隔離開（每組有2個0．001μF和0．1μF的電容），在數(shù)字電源和數(shù)字地之間用3組旁路電路隔離開（每組有22個0．001μF和0．1μF的電容）。
3．4工作時序
AD9238的數(shù)據(jù)輸出會有7個時鐘周期的流水線延遲，如圖3所示。開始采樣后前7個數(shù)據(jù)是無用的，應該在后端數(shù)字信號處理時舍棄掉。
AD9238兩個通道的12 b數(shù)字信號輸出（D0＿A－D11＿A和D0＿B－D11＿B）是獨立的。一般情況下，他們各自獨立的輸出轉換結果。當把AD9238兩個通道的時鐘輸入 CLK＿A，CLK＿B和管腳MUX＿SELECT連接在一起時，系統(tǒng)處于單通道輸出工作狀態(tài)。此時當時鐘上升沿到來時，轉換數(shù)據(jù)分別送給各自對應的通道；當時鐘下降沿到來時，轉換數(shù)據(jù)分別送給相反的通道。這樣在一個時鐘周期內，數(shù)據(jù)結果可以從一個通道輸出，另外一個不用的輸出通道可以通過管腳 OEB＿A（或OEB＿B）關閉掉�？梢钥吹�，這時數(shù)據(jù)率是采樣率的2倍。
3．5 數(shù)字輸出數(shù)據(jù)格式
AD8138輸出數(shù)據(jù)為TTL/CMOS兼容電平（可以設置成2.5V或者3.3V），通過設置DFS可以使AD8138輸出數(shù)據(jù)格式為偏移二進制碼（DFS接AGND）或者是二進制補碼（DFS接AVDD）。
另外，管腳OTR＿A和OTR＿B為溢出標志位，當某個通道的輸入模擬信號幅度超出范圍，對應通道的溢出標志位會輸出高電平。
3．6 電壓參考
AD8238內部有一個穩(wěn)定精確的0．5 V電壓參考。調整AD9238的參考電壓可以改變輸入信號范圍，調整的方法有2種：內部參考和外部參考。輸入范圍根據(jù)參考電壓的改變做線性變化。當把 SENSE（第9腳）接地時，VREF 被設置成1 V，此時器件采用內部參考，輸入信號范圍為2Vp-p。有關管腳的接法如圖4所示。
當把SENSE（第9腳）直接與VREF管腳連接時，輸入信號范圍為1Vp-p當在SENSE管腳、VREF管腳和模擬地三者之間串接2個電阻R1和R2時，輸入信號范圍為可改變的，即VREF＝0．5×（1＋R2/R1）。上述兩種情況都屬于內部電壓參考。
當把SENSE管腳接到AVDD時，內部參考無效，采用外部電壓參考。這種情況使用不多，不再做詳細介紹。
在設置電壓參考時，主要是改變SENSE管腳的接法，REFT和REFB管腳的接法如圖4所示。值得注意的是，AD8238對每個通道都提供了電壓參考，如果采用共享電壓參考模式可以取得較好的性能。此時需要把 SHARED＿REF管腳（第62腳）接高電平，2個通道的REFT和REFB管腳互相連接（即REFT＿A接REFT＿B，REFB＿A接 REFB＿B），他們各自的去耦和隔離電容接法仍同圖4所示。
4 AD9238設計實例
AD9238在通信接收機的射頻采樣中有很好的應用，現(xiàn)介紹一個在通信I/Q兩路數(shù)據(jù)采集中的具體設計實例。
如圖5所示，該數(shù)據(jù)采集電路由時鐘電路、運放驅動電路、A/D轉換電路、FPGA電路組成。FPGA主要完成和DSP芯片之間數(shù)據(jù)的緩沖、轉換及傳遞，利用握手信號實現(xiàn)異步通信。該電路工作在2Vp-p差分工作模式，采用內部電壓參考，最高采樣頻率可達40 MS/s。下面主要對運放驅動電路和A/D轉換電路做詳細的介紹。
4．1 運放驅動電路
AD9238兩個通
道分別采用一個AD8138做為運放驅動芯片。I/Q兩路中頻模擬信號分別經過2個AD8138變?yōu)椴罘中盘査徒oA/D轉換器（第2，3，14，15管腳）。圖6給出了其中一路的具體電路圖，另一路與此基本相同。
4．2 A/D轉換電路
該部分電路是整個數(shù)據(jù)采集電路的核心，下面僅就原理圖設計的有關重要管腳進行說明，PCB設計不做詳細討論。
4．2．1 輸入信號
包括模擬輸入（管腳2，3，14，15）和時鐘輸入（管腳18，63），其中時鐘輸入由外部供給可調的時鐘，經過反 相器后送給A/D轉換器。
另外還有2個通道的輸出使能（管腳22，59），由FPGA提供，低電平有效，可以根據(jù)通信系統(tǒng)需要控制A/D轉換器實時的開始或者停止采樣。
4．2．2 電壓參考
包括的主要管腳是第6，7，8，9，10，11，62個管腳，在3．6中已經對這些管腳的接法做了詳細的討論。該數(shù)據(jù)采集電路板采用2 VP－P差分工作模式，使用內部電壓參考，兩通道工作在共享電壓參考模式。
4．2．3 電源和地
AD9238有4組模擬電源和模擬地管腳（第5，12，17，64為AVDD，第1，4，13，16為AGND）、3組數(shù)字電源和數(shù)字地管腳（第29，49，52為DRVDD，第28，40，53為DRGND），他們的具體接法見3．3說明。值得注意的是，在進行PCB設計時，電路的模擬部分（模擬電源、模擬地等）和數(shù)字部分（數(shù)字電源、數(shù)字地等）應該分開布局，然后把模擬地和數(shù)字地單點連接。
4．2．4 輸出信號
轉換后得到12位I/Q兩路的數(shù)字信號（D0＿A－D11＿A和D0＿B－D11＿B）分為2個通道輸出給FPGA。溢出標志（OTR＿A和OTR＿B）為高電平有效，可外接一發(fā)光二級管做為電路溢出指示燈。
4．3 電路測試方法
在電路板設計制作完成后要對其進行測試，圖7為該數(shù)據(jù)采集板的測試連接圖。
采用任意波形發(fā)生器產生時鐘信號和模擬信號（2個通道共用）提供給試驗板，這樣可以方便地對不同頻率和幅度的信號進行調試；穩(wěn)壓電源分別給電路板提供模擬電源和數(shù)字電源；邏輯分析儀在讀時鐘驅動下讀取采集到的兩路12 b數(shù)字信號，導出后可在電腦上進行分析計算。
4．4 測試結果
衡量A/D轉換器最重要的指標是有效位數(shù)和采樣頻率。
測試有效位數(shù)的方法是：由邏輯分析儀采集到每個通道的8192點12 b二進制補碼數(shù)據(jù)，導入計算機中；運用Matlab軟件分析其頻譜，計算出信噪比和信納比。然后根據(jù)信納比（SINAD）計算出有效位數(shù)，有效位數(shù)：
SNOB＝（SINAD－1．74）dB/6．02�！ �
其中：SINAD＝信號功率/其他頻譜成分功率和（包括諧波，不包括直流）。
根據(jù)上述方法，對基于AD9238-40 的數(shù)據(jù)采集電路板進行了測試，在采樣頻率為40 MS/s和10 MS/s時僅就單個通道進行了測試，得出的結果如圖8所示。
從圖8的2個頻譜圖可以看到，在上述兩種采樣頻率下,AD9238-40的信噪比可以達到70 dB以上，有效位數(shù)可以達到11 b以上，達到了設計要求。
圖8 兩種采樣頻率下的2個頻譜圖
限于篇幅，僅給出了單個通道的測試結果，有關雙通道之間幅相一致性測試、串擾測試等對系統(tǒng)整體影響不大，所以不做詳細討論。
5 結語
本文對雙通道高速A／D轉換器AD9238的原理和應用做了介紹。可以看到，在雙通道或多通道數(shù)據(jù)采集電路應用中，AD9238是非常有用的。相對于采用單通道A／D轉換器的電路來說，AD9238具有功耗低、尺寸小、雙通道幅相一致性好等獨特的優(yōu)點，而且AD9238還具有同樣優(yōu)異的SNR和SFDR性能。